白皮书评估40nmFPGADSP基准测试.PDFVIP

白皮书 评估 40 nm FPGA DSP 基准测试 引言 衡量算法、器件和可编程方法的性能是开发人员老生常谈的话题，也是高性能计算应用需要研究的问题。 很难分析并理解独自进行的基准测试结果。如图1所示，基准测试已经从只注意时钟速率发展到每秒处理 能力，现在还包括总体拥有成本以及能效等。由于每一种方法都基于一定的假设，设计人员和开发人员不 得不对其进行评估，重点是科学置疑的前两个阶段。对于科学和军事应用，做出系统决定时，理解并使用 可靠的器件基准测试结果非常重要。单独的基准测试结果还不足以帮助您做出器件选择，重要的是理解发 展趋势以及影响基准测试研究结果的因素。 图 1. 基准测试发展过程 Precision Reliability/ recoverability Code Cost of ownership fracturability parallelism Energy efficiency Benchmarks Benchmarks Processor number of number of clock speed FLOPS FLOPS Time 本白皮书简要介绍一组高性能计算器件的基准测试，重点关注国家科学基金会 (NSF) 高性能配置计算中心 (CHREC) 所进行的研究。检查这些基准测试方法的目的是帮助设计人员确定哪些条件或者基准测试指标对 设计而言是最重要的。这还有助于确定 Altera? 40-nm Stratix? IV FPGA 是否是军用传感器或者分子动态模 型等高性能计算解决方案合适的引擎。 设计灵活性虽然不列入性能基准测试，但无疑是推动 FPGA 解决方案发展的关键特性。高性能计算应用设 计人员如果能够灵活的进行设计，不但提高了算法和存储器的利用率，而且在大吞吐量应用中，能够充分 发挥计算器件的效能。 高性能计算解决方案 正如 CHREC 研究指出，高性能应用解决方案可以大致分成固定多核 (FMC) 和可重新配置多核 (RMC) 器件 两种 ( 图2)。 WP-01102-1.0 2009 年 3 月， 1.0 版 1 评估 40 nm FPGA DSP 基准测试