PSK调制与解调VHDL程序及仿真.docVIP

PAGE  PAGE 27 8.11.6 CPSK调制VHDL程序及仿真 1. CPSK调制VHDL程序 --文件名：PL_CPSK --功能：基于VHDL硬件描述语言，对基带信号进行调制 --最后修改日期：2004.3.16 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_CPSK is port(clk :in std_logic; --系统时钟 start :in std_logic; --开始调制信号 x :in std_logic; --基带信号 y :out std_logic); --已调制输出信号 end PL_CPSK; architecture behav of PL_CPSK is signal q:std_logic_vector(1 downto 0); --2位计数器 signal f1,f2:std_logic; --载波信号 begin process(clk)