西电verilog课件第七章分解.ppt

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2017-04-22 发布于湖北
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*;7.1 时序电路的特点;;;;;;7.2 Verilog HDL时序电路设计方法;7.2.2 结构性描述;7.2.3 行为级描述;7.3 触发器;;7.3.2 JK触发器;;7.3.3 T触发器;;7.4 计数器;;;;3. 计数器级联;;;7.4.2 移位型计数器;;;;7.4.3 可逆计数器;7.4.4 8421BCD计数器;;7.5 移位寄存器;;7.5.2 左移位寄存器;7.5.3 并行输入/串行输出寄存器;7.5.4 串行输入/并行输出寄存器;7.6 信号产生器;7.6.1 状态图类型;;7.6.2 移位寄存器类型;;7.6.3 计数器加组合输出网络类型;;7.6.4 移位寄存器加组合逻辑反馈电路类型;;;7.6.5 m序列信号发生器;;7.7 有限状态机;;;7.7.2 有限状态机的设计方式;;;;;;;;;;;;;;;