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电子科技大学 2010 级本科毕业设计（论文）开题报告表 学号：2010032020027 姓名： 吴俊峰 学院：微电子与固体电子学院 专业：集成电路设计与集成系统 学位论文题目 槽型低阻MOSFET设计与分析 学位论文题目来源： 1.科研　 2.生产　 3.教学（含实验） 4.其它 （在选项上打勾选择） 学位论文成果形式： 1.硬件 2.硬件+软件 3.软件 4.纯论文 （在选项上打勾选择） 学位 　　 论文 　 研究 内容 选题依据 LDMOS(Lateral Double-diffused Metal-Oxide-Semiconductor Field-Effect Transistor)相比于VDMOS(Vertical Double-diffused Metal-Oxide-Semiconductor Field-Effect Transistor)，LDMOS具有更高的开关速度、相对低的导通电阻以及便于集成等特点。因此，LDMOS在功率集成电路、尤其在低功耗集成电路和射频电路中应用十分广泛[1-5]。 对于常规LDMOS器件而言，漂移区长度随器件击穿电压的升高单调增加。这不仅使器件（或电路）的芯片面积增加、成本增大，而且不利于集成电路的小型化。更为严重的是，器件的导通电阻随漂移区长度（或器件耐压）的增加而增大（导通电阻与器件耐压的关系式可表达为：Ron,sp∝BV2.5，其中BV为器件耐压，Ron,sp为器件比导通电阻），导通电阻的增加导致器件的功耗急剧增加，同时器件的开关速度也随之降低[6]。 为了缓解击穿电压与导通电阻之间的矛盾关系，业内研究者提出了基于沟槽技术的LDMOS器件结构[7-19]。该类结构是在体区与漏区之间的漂移区中引入介质槽，并在介质槽内填充介电系数比漂移区介电系数小的介电材料。根据高斯定理，介质槽内的横向电场要高于漂移区内的横向电场，这样便可利用介质槽来承受器件大部分的横向耐压，从而可以在一定的耐压条件下缩小器件的横向尺寸，或者在相同的器件尺寸下获得更高的击穿电压；介质槽使漂移区纵向折叠，缩小了器件的横向尺寸从而获得较低的比导通电阻；同时，漂移区内的介质槽可以形成多维度的MIS（Metal-Insulator-Semiconductor）结构，从而增强对漂移区的耗尽作用，提高漂移区掺杂浓度，降低器件的导通电阻。总之，沟槽技术的器件结构可以对击穿电压与比导通电阻之间的矛盾关系有所改善。 本课题利用槽型LDMOS器件所具有的优点，致力于进一步提升常规槽型高压MOSFET器件的性能，提出一种新型高耐压、低功耗的槽型横向MOSFET器件，以满足高压、低功耗、低成本的社会和市场需求。 2、研究现状和发展态势SOI LDMOS with variable-k dielectric trench 2012年，Zhigang Wang等人利用ENDIF（Enhanced Dielectric Field）原理，结合介质槽的优势，提出了具有L型介质槽的MOSFET器件[13]。该结构在击穿态时埋氧层上界面会积累大量的空穴，这虽然能够增强埋氧层的电场强度，但屏蔽了衬底MIS结构对漂移区的辅助耗尽作用。Fan Jie等人提出在在源端下方，埋氧上界面形成P型半导体岛来增强对漂移区的耗尽作用[16]，借此来降低横向MOSFET器件的比导通电阻；此外，他们还提出了利用多沟道和体内场板技术来改善耐压和比导通电阻之间的矛盾关系[17-18]，但这些技术对器件比导通电阻的改善并不大。Wentong Zhang等人在介质槽左侧形成P条，在介质槽右侧形成N条，提出了ENBULF LDMOS[19]。P条的引入增强了对漂移区的辅助耗尽，因而能够降低器件的导通电阻。对于器件耐压600V的MOSFET，该结构表现出了一定的优势，但需要在介质槽两侧形成左右相反掺杂的半导体条，增加了工艺的难度。 参考文献 [] Paramita Dey, Arzoo Rafique, et al. An SOI LDMOS for better switching application increasing the drift region of an N-MOS: a comparative study, Journal of Electron Devices, 2012, (14):1142-1150 [2] Xiaorong Luo, Tianfei Lei, Yuangang Wang, et al. A novel high voltage SOI LDMOS with Buried N-layer in a self-isolation high volta