01力科DDR2测试解决方案-Ethan0.pdfVIP

DDR 测试系列之一 ——力科 DDR2 测试解决方案 张鹏 美国力科公司西安联络处 DDR2 简介 从 1998 年的 PC100 到今天的 DDR3，内存技术同 CPU 前端总线一道经历着速度的提升 及带宽的扩展。虽然 DDR3 在当今已经量产与使用，DDR2 在实际上还担任着内存业界应用 最广泛最成熟的中流砥柱的角色。 DDR2 在 DDR 的基础上将芯片接口时钟频率提高一倍并将工作电压从 2.5V 降低至 1.8V，从而使其能在相对更低的功耗下获 得更高的传输速率。一般情况下，DDR2 的 输 入 时 钟 频 率 覆 盖 200/266/333/400/533MHz，传输比特率覆 盖 400/533/667/800/1066Mb/s/pin。相对于 DDR，由于速度的提升，DDR2 在主板设 计要求上也有所变化。内存控制器每 Channel 可级联的 DIMM 数从 DDR 时期 的 4 到 8 条减少至 2 到 3 条，数据线（DQ） 上的终端电阻从主板上的分立电阻搬移 到了 DRAM 芯片内部（ODT），数据同步 信号（DQS）由单端信号变为单端或差分 可选信号。DDR2 主板系统架构如右图所 示。 图 1 DDR2 主板系统架构 DDR2 总线与工作流程 以通用计算机主板上的 DDR2 总线为例，DDR2 信号线可以分为数据、命令、时钟 3 部分。其中数据线部分主要完成数据传输工作，包括数据线 DQ0-63、Data Mask 线 DM0-7、 数据同步线DQS/DQS# (数据同步线可选单端或差分，通过设定内存芯片内部寄存器EMR[1] 的 A10 位进行选择)；命令线部分包括地址线 A0-14、Bank 选择线 BS0-2、行地址选择 RAS#、 列选择 CAS#、写使能 WE#、片选 CS#、时钟使能 CKE 及芯片内部终端电阻使能 ODT 组成， 主要完成寻址、组成各种控制命令及内存初始化工作；差分时钟信号线 CK/CK#为整个内存 芯片工作提供时钟。 所有的信号线中，除了数据线 DQ 与数据同步线 DQS/DQS#为双向信号线外，其余所有 信号线均为单向信号线，只能由内存控制器发出信号。 对于电源和地线，内存颗粒上有一个参考电压输入和三组 1.8V 电源与地线，分别为芯 片上的数据端口，锁相环和芯片电路供电。 对于 DDR2 内存的工作流程可以非常粗略的概括如下：内存系统上电后由内存控制器 对内存芯片进行初始化，主要是配置芯片的工作模式寄存器（MRS/EMRS），从而将内存芯 片配置为某种特定的工作模式。初始化完成之后内存芯片便进入 Idle 模式，此时便可接收 控制命令将芯片内部某 Bank 激活，该 Bank 所在的地址代表了后面读写某个具体内存地址 时的行地址。Bank激活之后便可接收读/写命令及对应的列地址从而进行相应的读写操作了。 右图为DDR2 SDRAM简化的工作 状态图，从图上可以看出内存芯片具体 的工作过程实际上是非常复杂的，中间 包括了芯片各种状态的转换、易失存储 单元的数据刷新以及读写操作的中断 等等。也正是由于 DDR2 芯片工作的这 种复杂性，加之 DDR2 测试项目指标众 多，导致了我们在对 DDR2 总线进行手 工测试时异常复杂与繁琐，致使手工对 DDR2信号进行较全面的测试几乎成了 不可能完成的任务。 力科推出的 QPHY-DDR2 一致性 测试软件包使这个复杂的问题迎刃而 解，它可以自动测试 JEDEC 组织规定 的所有 DDR2 一致性测试项目并自动 生成测试报告，从而极大的提高 DDR2 测试的精确性与效率。 图二 DDR2 SDRAM 简化的工作状态图 DDR2 测试项目 DDR2 信号测试项目可主要分为时钟测试，电气性能测试及时序测试三个部分。 一）时钟测试 时钟测试部分主要测试差分时钟信号线 CK/CK#的各方面参数，包括绝对及平均时钟周 期、绝对及平均高/低脉宽、占空比抖动、周期