基于部分扫描的低功耗内建自测试.pdfVIP

硅微电子 基于部分扫描的低功耗内建自测试 李 杰 李 锐 杨 军 凌 明 ( 东南大学国家专用集成电路系统工程技术研究中心 9 南京 9 1 96) 6 收稿 9 6 8 收改稿 摘要 : 在分析全扫描内建自测试 ( BIST ) 过高测试功耗原因的基础上 9 提出了一种选择部分寄存器成为扫描 单元的部分扫描算法来实现低功耗 BIST 0 实验表明 9 提出的方法在保证测试覆盖率的条件下能同时降低 BIST 的峰值功耗和平均功耗 9 降幅分别高达 6% 和 69% 0 关键词 : 部分扫描 ; 测试功耗 ; 内建自测试 ; 测试 中图分类号 : TN 7 文献标识码 : A 文章编号 : 1 3819( 5) 1 7 5 Low power built - in self - test based on partial scan design LI jie LI rui YANG jun LING Ming ( Natzona ASlC Syst m n zn zn s a C nt 9 Sout ast unzu szty 9 Nanjzn 9 1 969 CHN ) abstract : Based on the analysis of excessive power dissipation of full scan BIST 9 we present partial scan algor ithm which selects a portion of registers for scan cells to imp lement low power BIST . The exper iment shows that this method can reduce the consumption of peak power and average power simultaneously on the condition that test coverage is guaranteed 9 that is 9 peak power reduction of up to 6% and average power reduction of up to 69% can be achieved . Key words : partial scan ; test power ; built in self test ; test EEaCC : 1 6 1 引 言 随着集成电路系统复杂度和工艺复杂度的增 加 9 特别是系统芯片 ( SoC ) 的出现 9 使得集成电路测 试面临着越来越多的挑战 0 而内建自测试 ( BIST ) 具 备了诸多优越性能 9 包括降低测试对自动测试设备 在性能和成本上的要求 ; 可以进行 At speed 测试 ; 有助于保护 IP 核的知识产权等 9 所以 BIST 已经成 为解决 SoC 测试问题的首选可测性设计手段 0 手持 设 备 的 兴 起 和 芯 片 对 测 试 越 来 越 高 的 要 求 9 使 得 BIST 的测试功耗引起了越来越多人的关注 0 一方面 由于伪随机测试矢量相互之间的相关度很小 9 所以 导致了测试时的功耗要比正常工作时的功耗大 0 另 一方面在低功耗设计的芯片中 9 一般只有少量的电 路模块工作 ; 而测试时则要电路中尽可能多的节点 发生翻转 9 这也导致了测试功耗的增加[1] 0 由于测试 基金项目 : 国家自然科学基金 ( 6 176 18) 资助课题 E mail : j ie 1@ seu . edu . cn 功耗增加可能会带来一系列问题 , 比如必须增加芯 片封装成本 ; 芯片成品率和可靠性的下降等 , 因此在 设计 BIST 时必须充分考虑到测试功耗问题 , 特别 是测试的峰值功耗和平均功耗 , 围绕如何降低测试功耗 , 目前已经有如下几种 技术 , Wang S . 等人提出了双速线性反馈移位寄存 器 ( LFSR ) [Z , 3]结 构 , 它 通 过 了 两 个 速 度 不 一 致 的 LFSR 产生速度不同的测试矢量 , 从而降低芯片内 部的节点翻转率 ; Girard 提出了一种基于电路分割 的 方法来降低测试峰值功耗[4] ; 文献 [5] 通过优选 LFSR 的种子来同时降低平均功耗和峰值功耗 ; 文 献 [6] 通过 过滤 无效的测试向量来降低测试的总 功耗 , 上述几种测试方法比较适用于组合电路或全 扫描设计时序电路的低功耗测试 , 本文提出基于部 分扫描测试结构的低功耗 BIST 方法 , 此方法除