ECO技术在SoC芯片设计中的应用_王巍.pdfVIP

CIC 中国集成电路 China lntegra ted Circult 设计 http：//（总第 158 期） 2012·7· 图 1 ECO阶段与设计成本 1 概述 在芯片的整个设计过程中，设计者通常都要对 设计不断进行验证工作，对于设计早期的问题，设 计者可以去通过修改 RTL 代码解决；而在设计的 后期阶段，例如临近最终签核（sign- off），则可以通 过工程改变命令（ECO，Engineering Change Order） 的技术去实现。由于 ECO 技术关注的是特定环节 的特定问题而非从整个设计流程入手，从而大大缩 短了设计周期以及节约了设计成本，具有较大的优 点。图 1 显示了不同设计阶段进行 ECO 与设计成 本的关系[1]。 根据功能的不同，ECO 可以分为功能改变以及 非功能改变。功能改变是指由于来自客户对设计的 追加需求或者签核流片之后发现芯片存在 bug的情 况下进行的 ECO；而非功能改变则是为了在不改变 RTL网表的基础上修复部分时序以及串扰等问题而 做的 ECO。相对与功能改变需要进行大量逻辑门的 ECO技术在 S oC 芯片设计中的应用 * 王巍，关保贞，余敏良 （深圳集成电路设计产业化基地管理中心） 摘要：在现阶段的 SoC芯片设计中，有一半以上的芯片设计由于验证问题需要重新修改，这其中包括功 能、时序以及串扰等问题。芯片设计的整个流程都要进行验证工作，工程改变命令（ECO，Engi neer i ng Change Or der） 用 于 解 决 芯 片 设 计 后 期 发 现 的 部 分 问 题。本 文 重 点 分 析 了 华 大 九 天 EDA工 具 Ti mi ngExpl or er 在解决时序以及串扰等问题上的部分 ECO应用。 关键词：ECO；时序；串扰；华大九天；Ti mi ngExpl or er Abstract: About half of the designs need to be fixed because of verification problems in current SoC design, including function problems, timing problems and crosstalk problems. The verification job is carried out throughout the design flow, and ECO（Engineering Change Order） is used to solve the problems founded in the late phase. This paper focuses on the part of the ECO application of Empyrean EDA tools TimingExplorer in timing and crosstalk. Keywords: ECO；Timing；crosstalk；Empyrean；TimingExplorer *本项目受到国家科技重大专项——EDA工具应用示范平台建设（项目编号：2009ZX01035- 001- 007- 2）项目支持 34 中国集成电路 设计 China lntegra ted Circult CIC 2012·7· http：// （总第 158 期） 添加或是重新连线工作，非功能改变通常更易达到 设计收敛。下文对设计中用到的时序以及串扰等非 功能 ECO 进行了讨论分析。 2 基于工具的ECO技术运用 目前大部分用于布局布线（place route）的物 理设计工具都集成有 ECO 分析设计功能，例如 Synopsys 公司的 ICCompiler 工具就集成有 ECO 的 工具栏并提供详细的 ECO 脚本命令。对于 Cadance 公司的 EDI 设计平台，无论是在 place 阶段还是 optimize 阶段，其都提供了用于 ECO 的脚本命令以 及工具栏选项。另外，上述两家公司还分别推出了 能解决复杂功能 ECO 的工具 ECO Compiler 以及 Conformal ECO 等。 华大九天 ICExplorer 平台的 Timing Explorer 工 具就是一个高效的，基于物理位置（Physical Aware） 分析的，多角多模（Multi Corner Multi Mode，文中简 称 MCMM，而不同的模式不同的 Corner 组成一种分 析环境，被称为 View）时序收敛辅助工具，兼顾芯片 物理实现的 MCMM时序分析、诊断、调试及优化工 具，具备良好的 place ECO 以及 routing ECO 能力， 能够提供准确、高效的优化策略，