VLS集成电路I设计方法.doc

黑龙江大学电子工程学院 VLSI论文报告 课程名称： VLSI集成电路设计方法 专 业： 集成电路设计与集成系统 班 级： 集成二班 学 号： 学生姓名： 周 宁 VLSI电路的功耗分析及低功耗设计方法 摘要：对电路进行了功耗分析，并讨论了低功耗的设计方法。 关键词：功耗分析；低功耗设计技术 一、功耗分析 CMOS电路的功耗由三部分组成： = 1 \* GB2 ⑴泄漏电流,其大小主要取决于制造工艺,包括MOS管的体区与源、漏扩散区之间形成的寄生二极管的反偏电流和当栅压低于阂值电压VT时形成的亚阂值电流； = 2 \* GB2 ⑵短路电流,它是当输出发生变化期间形成的从电流到地的直流通路而产生的； = 3 \* GB2 ⑶负载的充、放电电流,这是由输出逻辑电平改变时电容负载的充放电现象形成的。 寄生二极管泄漏电流大小与漏扩散区面积及泄漏电流密度有关,在1um脚工艺下其典型值为1pA；亚阂值泄漏电流与VGS(栅偏压)、VT及沟道宽长比等有关, 当（VGS-VT）大于几百毫伏时,其值基本上可忽略不计。但是,随着电源电压和MOS管阑值电压的下降,亚阂值电流也会随之增大。 短路电流与输人信号的上升/下降时间、工作频率及负载等多个因素有关。比如,当空载时,短路电流最大；负载增大时, 短路电流就会减小。当适当选择栅的尺寸使得输人和输出的上升/下降时间近似相等时, 短路电流功耗只占总功耗的一小部分（一般不超过20%）。不过,在用很大的门驱动相对小的负载这种极端情况下,短路电流功耗所占比例将大幅度增加。 用适当的器件/电路设计技术,通常可使得COMS电路的泄漏电流和短路电流控制在足够小的范围之内。因此,一般认为CMOS电路的功耗主要来自电容负载的充放电电流,这部分功耗(称为动态功耗)用数学式子可写成：P=1/2CVDD2E(sw)f(clk)其中C为节点电容,VDD为电源电压,E(sw)称为跳变频率(switching activity),它是电路在每1/f(clk)时间内产生的电平跳变(平均)次数,f(clk)是时钟频率。由上式可见,在工作频率一定的情况下,必须设法减少电容、电压或跳变频率, 才能达到低功耗的目的。 由上述的功耗表达式表明,电源电压与功耗成二次平方关系,因此减小电压是降低功耗的有效措施。减少电源电压会影响电路的速度。特别是当VDD接近VT,时,电路延迟会急剧增加。一般认为,VDD最小也要控制在(2一3)Vt左右。为了弥补由于电源电压的下降引起的速度损失,一种做法是采用并行结构与管道结构(parallel and pipelined architecutures),另一做法是改变VT,因为减小VT可以允许电源电压降低时不会损失速度。VT究竟能取多少,还取决于噪声容限能否满足要求以及能否控制住亚阂值电流的增加。换句话说,考虑到噪声容限和亚阂值电流等因素的限制,VT实际上不能取得过小。通常情况下,CMOS电路的VT取在0.3V左右。 动态功耗与负载电容成线性关系。因此,除了设法在低电压下工作外,减少电容(包括门电容及连线电容)也能使功耗降低。至于电容的估算,尽管有多种方法可用,但都只有在版图设计完成后才能做到较准确的估算。为了减少电容,通常的做法是用尽量少的门(通过逻辑最小化)和调整管子的尺寸来减少有源区的面积,并使连线尽量短(通过合理的布局布线)以减少连线电容。这里要特别强调互连线(interconnection)的影响,因为随着集成芯片向高密度高速度的方向发展,连线电容将成为影响电路时延和功耗的重要因素。从优化功耗的角度,我们希望电容越小越好, 然而考虑到其它的约束条件,电容实际上并不能随意地减少。举例来说,虽然减小晶体管的尺寸可使电容变小,但同时也削弱了晶体管的驱动能力从而使电路的延迟增加。 除电源电压和电容外,跳变频率也影响着CMOS电路的动态功耗。电路内部即使含有大量电容,但如果没有开关动作,也就不消耗功率。跳变频率与电路输人的信号频率、具体的逻辑函数以及输人信号间的时间/空间相关程度等诸多因素有关,计算起来十分困难。如何快速准确地估算跳变频率,已成为功耗估算的主要难点之一。 二、低功耗设计流程 影响现代设计方法学的三个要素为功耗、面积和时序。下一代集成电路设计的两大挑战是: 芯片功耗和工艺参数变化。由于现代半导体技术的日益进步和复杂性的增加, 需要对IC的设计技术和支持工具进行根本性的变革。高层次的抽象是现在设计的基础。一个典型的数字电路设计流程是: 假定设计描述是用一种高层次描述语言( VHDL,Verilog,Java,C++,等等),然后对这个设计进行一系列的变换(软硬件划分、架构搜索、IP核选择、