- 1、本文档共13页,可阅读全部内容。
- 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
- 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
- 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
视频笔记_于博士视频笔记(转+修改)
备注:
1、未掌握即未进行操作
2、操作软件是15.5版本,若有修改则为16.5版本
26、非电气引脚零件的制作
1、建圆形钻孔:
(1)、parameter:没有电器属性(non-plated)
(2)、layer:只需要设置顶层和底层的regular pad,中间层以及阻焊层和加焊层都是null。
注意:regular pad要比drill hole大一点。
27、PCB电路板的建立
主要内容:建立电路板及绘制相关区域
步骤:
0、建立电路板:File - New - 选择路径及Board
1、设置绘图区参数,包括单位,大小:Setup - Drawing Size
2、定义outline区域:Add - Line(Optons - Board Geometry - Outline)- (可使用命令模式输入坐标 x 0 0和ix iy)
备注:添加导角(倒角):Manufacture - Dimension/Draft - Chamfer(方形导角)或者Fillet(圆形导角) - 左键依次选择需要导角的
边。
16.5
3、定义route keepin区域:Setup - Areas - Route keepin - (可使用命令模式输入坐标 x 0 0和ix iy)(可使用Z-copy操作:Edit - Z-
Cpoy - 在Options里subclass 中选择Route Keepin,contract:内缩,Expand:外扩,Offset:内或外的偏移数量 )
备注:一般大板子(空间够大):一般走线(route Keepin)限制在板框40mil以内,放置元件(package keepin)在80mil以内
route keepout 一般是用于螺丝孔,使用route keepout包围螺丝孔意味着该区域内不可布线。
4、定义package keepin区域:Setup - Areas - Package keepin - (可使用命令模式输入坐标 x 0 0和ix iy)(可使用Z-copy操作)
5、添加定位孔:place - manually - advance setting - 勾选Library - Placement List 中下拉框中选择Package Symbols或者Mechanical
symbols中选择定位孔
28、Allegro PCB 的参数设置
主要内容:内电层的建立及其覆铜
Allegro定义层叠结构:对于最简单的四层板,只需要添加电源层和底层,
步骤如下:
1、Setup – cross-section
2、添加层,电源层和地层都要设置为plane(内电层),同时还要在电气层之间加入电介质,一般为FR-4
3、指定电源层和地层都为负片(negtive)
4、设置完成可以再Visibility看到多出了两层:GND和POWER
5、铺铜(可以放到布局后再做)
6、Edit-z-copy – find面板选shape(因为铺铜是shape) – option面板的copy to class/subclass选择ETCH/GND(注意选择
create dynamic shape:动态覆铜)- 左键选择图形(比如route keepin) - 完成GND层覆铜
7、相同的方法完成POWER层覆铜
补充:Allegro生成网表
1、重新生成索引编号:tools – annotate
2、DRC检查:tools – Design Rules Check,查看session log。
3、生成网表:tools – create netlist,产生的网表会保存到allegro文件夹,可以看一下session log内容。
29、网表的导入
主要内容:网表导入,栅格设置及 drawing option的介绍
1、file – import – logic – design entry CIS(这里有一些选项可以设置导入网表对当前设计的影响)
2、选择网表路径,在allegro文件夹。
3、点击Import Cadence导入网表。
4、导入网表后可以再place – manully – placement list选components by refdes查看导入的元件。
5、设置栅格点,所有的非电气层用一套,所有的电气层(ETCH)用一套。注意手动放置元件采用的是非电气栅格点。
6、设置drawing option,status选项会显示出没有摆放元件的数量,没有布线的网络数量
30、PCB手动布局
1、place – manully – components by refdes可以看到工程中的元件,可以利用selection fil
文档评论(0)