纳米级CMOS技术下具有超低待机漏电电流的多电源ESD钳位电路的设计.docxVIP

纳米级CMOS技术下具有超低静态漏电电流的多电源ESD钳位电路的设计 Chang-Tzu Wang,Student Menber,IEEE,and Ming-Dou Ker,Fellow,IEEE摘要：一个超低漏电电流多电源ESD钳位电路是用栅极电流来减少静态漏电电流，这个电路是由SCR和新型ESD检测电路组成。通过控制在一定偏置条件下ESD检测电路中的栅极电流，整个多电源ESD钳位电路能达到超低水平的静态漏电电流。新的电路已经在1V、65nm的CMOS工艺下进行实验验证。假设在室温下设置1V偏置条件下只有一个96nA的静态漏电电流和只占据一个仅49μm×21μm的工作区域的条件下，新的多电源ESD钳位电路能达到7kV人体放电模式和325V机器放电模式ESD水平。索引条目——静电阻抗器（ESD），栅极漏电，多电源ESD钳位电路，可控硅（SCR）。介绍随着低功率应用电路电源补偿电压的降低，在纳米级CMOS技术中栅极氧化层也按比例减小。然而，在发展的CMOS技术中仅仅2nm薄的栅极氧化层已被指出因栅极漏电电流而导致在芯片中产生相当大的一部分漏电电流[1]。在45nm系列和后来的产品中，因而金属栅极技术可以用来减少栅极漏电电流[2]。尽管如此，栅极漏电问题仍然存在于当前没有运用金属栅极结构的90nm和65nm技术产品中。栅极电流被规范于BSIM4 MOSFET标准，并且制造商也提供了纳米级CMOS工艺相应的SPICE标准给电路设计者。近日，一些报告提出了在发展CMOS工艺中对于数字电路怎样降低栅极漏电电流[3],[4]。就商业IC产品来说，达到ESD的规格是产品质量的保证。多电源ESD钳位电路有效保护核心电路通常是用带有大型ESD钳位MOSFET的RC触发的ESD保护结构[5]。图1（a）就是传统的RC触发的ESD钳位电路。然而，大型MOSFET(MESD)造成了栅极漏电电流，并且在传统多电源系统ESD钳位电路中的MOS电容器(Mc)在纳米级CMOS工艺中很难实现。例如，在65nm的工艺中，栅极电流流经一个宽长比为5μm/5μm且在1V偏置下的MOS电容器时大小为2μA。表1是在65nm工艺和90nm工艺中MOS电容器的漏电电流在1V偏置下的比较。MOS电容器中存在这样的漏电电流，ESD钳位MOSFET(MESD)在接通电源的条件下不能完全关断，这是由于栅极漏电电流引起ESD检测电路发生故障并且产生额外的漏电电流通过MESD。这样有缺陷的保护电路仅仅用于低电压要求的便携式产品中。有薄氧化层器件的高电压承受能力的多电源ESD钳位电路已经解决了栅极氧化层的可靠性问题[6]-[8]。然而，在先前的设计中没有考虑栅极漏电电流的影响。为了解决在RC触发的ESD检测电路故障问题，修改后有复位计时器的ESD钳位电路如图1(b)中所示[9]。但是，实验结果表明在125°C的高温下130nm工艺仍然有很大的静态漏电电流大约在几微安左右[9]。在纳米级CMOS工艺中，新的多电源ESD钳位电路设计需要进一步减小静态漏电电流。图1 (a)传统RC触发的多电源ESD钳位电路(b)修改后带有计时复位器的多电源ESD钳位电路 表1 不同CMOS技术中在1V偏置下MOS电容器的栅电流这个工作就是要设计具有超低静态漏电电流的多电源ESD钳位电路。新的ESD钳位电路具有高效的ESD检测电路来提高ESD钳位电路的接通效率。通过使用具有极薄氧化层的新设计电路，在常规电路工作条件下静态漏电电流能有效降低。在1V、65nm的CMOS工艺下此多电源ESD钳位电路已被成功验证。考虑了栅极漏电电流的多电源ESD钳位电路 A.纳米级CMOS中的栅极漏电电流当栅极氧化层降低至3nm以及更薄时就不能忽略栅极漏电电流。 在BSIM4标准中，栅极隧道效应电流由栅极和基体之间的电流(Igb)、栅极和沟道之间的电流(Igc)、栅源电流(Igs)和栅漏电流(Igd)组成。把一个MOS电容器，源极、漏极和基体通道相连于一点。这样一个宽长比为5μm/5μm的MOS电容器的总的栅源电流(Igcs+Igs)、总的栅漏电流(Igcd+Igd)和栅体电流(Igb)能仿真生产商提供的SPICE参数。在65nm工艺且1V偏置条件下，对应的电流分别为1.02μA、1.02μA和89pA。相比于栅源电流和栅漏电流，仿真中的MOS电容器的栅体电流相当小。B.有栅极漏电电流的传统RC触发的ESD钳位电路如图1(a)所示就是传统RC触发的ESD钳位电路。在BSIN4栅极电流标准下，正常工作条件下的大型栅极氧化层MOS电容器将会在节点a与VSS之间产生很大的栅极电流。这样的栅极电流会在电阻R上产生压降，因此ESD检测电路中的器件Mp不能完全关断。这个PMOS器件没有关断，则在正常的工作条件下，节点b点