第81章时序逻辑电路答辩.ppt

RS、JK、D、T触发器及其应用 ;8.2 时序逻辑电路 8.2.1时序逻辑电路的特征 8.2.2计数器电路的分析与应用 8.2.3中规模集成计数器的应用;学习目的与要求;8.1.1 双稳态触发器的基本特征; 输入信号发生变化之前的触发器状态称为现态，用Qn和Qn来表示，而把输入信号变化之后触发器所进入的状态称为次态，用Qn+1和Qn+1来表示。若用X表示输入信号的集合，则触发器的次态是现态和输入信号的函数，即： Qn+1=f(Qn ， X) (式8.1) 式8.1称为触发器的次态方程,又称状态方程,由于每种触发器都有自己的状态,所以也称特征方程，是描述时序逻辑电路最基本的表达式。 X表示输入信号的集合。; 基本RS触发器是任何结构复杂的触发器必须包含的一个 最基础的组成单元，它可以由两个与非门或两个或非门交 叉连接构成。例如由两个与非门构成的RS触发器：;(1)基本RS触发器的工作原理;(1)基本RS触发器的工作原理;(1)基本RS触发器的工作原理;(1)基本RS触发器的工作原理;(2)基本RS触发器逻辑功能的描述;③ 功能真值表;④ 时序波形图; 用与非门构成的基本RS触发器，设初始状态为0，输入R、S的波形和输出Q、 的波形，如图8-1所示。图8-1虚线所示为考虑门电路的延迟时间的情况。 ;; 基本RS触发器的特点 （1）有两个互补的输出端，有两个稳定的状态； （2）有复位（Q=0）、置位（Q=1）、保持原状态三种功能； （3）R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构； （4）由于反馈线的存在，无论是复位还是置位，有效信号只需要作用很短的一段时间，即“一触即发”。; 在数字电路中，凡根据输入信号R、S情况的不 同，具有置0、置1和保持功能的电路，都称为RS 触发器。常用的集成RS触发器芯片有74LS279和 CC4044等。下图为它们的管脚排列图：;2. D触发器;D触发器逻辑功能的描述;逻辑符号; 维持阻塞型D触发器具有置“1”和置“0”功能，且输出随输入的变化只在时钟脉冲上升沿到来时触发。常用的集成D触发器有双D触发器74LS74、四D触发器74LS75和六D触发器74LS176等。下图所示为74LS74的管脚排列图：;3. JK触发器;(2) JK触发器的工作原理;(2) JK触发器的工作原理;(2) JK触发器的工作原理;JK触发器逻辑功能的描述;③JK触发器功能真值表;; 主从JK触发器的逻辑图和逻辑符号所示。; ;74LS112每个JK触发器的真值表;4. T触发器和T′触发器;① 当CP下降沿到来时，若T = 0时，相当于J = 0、K = 0，触发器维持原状态不变，即Qn+1 =Qn。 ② 当CP下降沿到来时，若T = 1时，相当于J = 1、K = 1，触发器翻转，即Qn+1= Qn ，即T = 1时，每来一个CP脉冲，触发器状态翻转一次，为计数工作状态；T=0时，保持原状态不变。具有可控制的计数功能。; ;例8-1 下图为描述JK触发器逻辑功能的波形图（下降沿触发），假定触发器的初始状态Q = 0。试画出CP脉冲作用下输出端Q的波形。 解：判断CP脉冲下降沿瞬间J、K的状态。 在第1个CP的下降沿瞬间，J = 1，K = 0，则触发器置1，即Q = 1。 在第2个CP的下降沿瞬间，J = 0，K = 1，则触发器置0，即Q = 0。 在第3个CP的下降沿瞬间，J = 1，K = 1，则触发器状态翻转，即Q = 1。 在第4个CP的下降沿瞬间，J =0， K = 0，则触发器保持原态，即Q = 1。 ;例8-2 下图为某D触发器CP、D端的输入波形。若D触发器的初态为0，时钟脉冲CP为下降沿触发。试画出与之对应的输出端Q和的波形。 解：触发器的次态只取决于CP脉冲下降沿到来时D端的状态，与该时刻前、后D端的状态无关，Q端的波形如下图所示。 ; 在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。下图是由JK触发器构成的D触发器。;*;*;*;*;*;检验学习结果;*;8.1.3 触发器应用举例;*;并行输出端; ;左移位寄存器左移移位工作过程演示; 常用的寄存器芯片有四位双稳锁存器74LS77、CC4042和CC40194；八位双稳锁存器74LS100；六位寄存器74LS174