基于fpga的计数器设计学位论文.docVIP

通信102班，姓名 青瓜 基于FPGA的计数器设计  PAGE 18 EDA课程设计 项目名称 基于FPGA的计数器的设计 专业班级 通信102班 学生姓名 青瓜 指导教师 2013年 5 月 28 日 摘 要 本课程设计要完成一个1 位十进制计数器的设计。计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂的功能, 可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计, 运用Ver ilog H DL 语言设计出了一种同步的可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定的预置位开始计数, 并给出详细的 VerilogHDL 源代码。最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定的功能。 关键词：计数器；VerilogHDL；QuartusⅡ；FPGA； Abstract This course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function. Key words: Decimal counter; VerilogHDL; Quartus Ⅱ; FPGA;目 录  TOC \o 1-3 \h \z \u  HYPERLINK \l _Toc358151602 摘 要  PAGEREF _Toc358151602 \h I  HYPERLINK \l _Toc358151603 Abstract  PAGEREF _Toc358151603 \h II  HYPERLINK \l _Toc358151604 第1章 绪论  PAGEREF _Toc358151604 \h 1  HYPERLINK \l _Toc358151605 1.1计数器的种类  PAGEREF _Toc358151605 \h 1  HYPERLINK \l _Toc358151606 1.2计数器的发展  PAGEREF _Toc358151606 \h 1  HYPERLINK \l _Toc358151607 第2章 设计环境  PAGEREF _Toc358151607 \h 2  HYPERLINK \l _Toc358151608 2.1 Quartus II  PAGEREF _Toc358151608 \h 2  HYPERLINK \l _Toc358151609 2.1.1 软件简介