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DSP主要应用领域：数字信号处理。 DSP芯片的特点：⑴采用哈佛结构 ⑵采用多总线结构 ⑶采用流水线技术（处理速度大大加快） ⑷配有专用的硬件乘法-累加器 ⑸具有特殊的DSP指令 ⑹快速的指令周期 哈佛结构特点：采用双存储空间，程序存储器和数据存储器分开，有各自独立的程序总线和数据总线，可独立编址和独立的访问，可对程序和数据进行独立传输。作用：使取指令操作、指令执行操作、数据吞吐并行完成，大大地提高了数据处理能力和指令的执行速度，非常适合于实时的数字信号处理。 采用多总线结构在一个机器周期内可以完成如下操作：①从程序存储器中取一条指令 ②从数据存储器中读两个操作数 ③向数据存储器写一个操作数 DSP芯片的分类：⑴按基础特性分类：是依据DSP芯片的工作时钟和指令类型进行的，可分为静态DSP芯片和一致性DSP芯片。⑵按用途分类：可将DSP芯片分为通用型芯片和专用型芯片两大类。⑶按数据格式分类：是依据DSP芯片工作的数据格式来分类的，即按精度或动态范围将通用DSP划分为定点DSP和浮点DSP。 DSP系统的构成：一个典型的DSP系统应包括抗混叠滤波器、数据采集A/D转换器、数字信号处理器DSP、D/A转换器和低通滤波器。 抗混叠滤波器 A/D转换器 数字信号处理器 D/A转换器 低通滤波器 抗混叠滤波器的作用：防止信号频率不满足采样定理。 平滑滤波器的作用：输出波形更符合实际波形。 定点DSP芯片的优点：价格较便宜，功耗较低，缺点：运算精度稍低，浮点DSP芯片的优点：运算精度高，C语言编程调试方便，缺点：价格稍贵，功耗也较大。 C53x的主要特性：⑴CPU ①采用先进的多总线结构，通过1组程序总线、3组数据总线和4组地址总线来实现。②40位算术逻辑运算单元ALU，包括1个40位桶形移位寄存器和2个独立的40位累加器（ACCA和ACCB）。③17×17位并行乘法器，与40位专用加法器相连，可用于进行非流水线的单周期乘法-累加（MAC）运算。④比较、选择、存储单元（CSSU），可用于Viterbi译码器的加法-比较-选择运算。⑤指数编码器，是一个支持单周期指令EXP的专用硬件。可以在一个周期内计算40位累加器数值的指数。⑥配有两个地址生成器，包括8个辅助寄存器和2个辅助寄存器算术运算单元（ARAU）。 ⑵存储器 ①可访问的最大存储空间为64千字的程序存储器、64千字的数据存储器以及64千字的I/O空间。（在C548和C549中存储空间可扩展至8兆字）②片内ROM，可配置为程序存储器和数据存储器。③片内RAM有两种类型，即双寻址RAM（DARAM）和单寻址RAM（SARAM）。 电源：多电源供电。①具有多种节电模式。可用IDLE1、IDLE2和IDLE3指令来控制芯片功耗，使CPU工作在省电方式。②可在软件控制下，禁止CLKOUT输出信号。 CB和DB总线用来传送从数据存储器读出的数据（作用：读），EB用来传送写入存储器的数据（作用：写）。 乘法累加单元：一次流水线周期可以完成一次乘法累加运算。 内部RAM又分为双寻址RAM（DARAM）和单寻址RAM（SARAM）两种类型。P39 双寻址RAM（DARAM）由存储器内的一些分块组成。由于每个DARAM块在单周期内能被访问2次，因此在同一个周期内，CPU可以对DARAM进行读和写操作。P39 串行通信接口：不同型号的芯片配有不同的串行口，可分为同步串行口（SP）、缓冲同步串行口（BSP）、时分多路同步串行口（TDM）和多通道缓冲串行口（McBSP）。P46 流水线有哪些操作阶段？ 在C54x的流水线中，一条指令分为预取指、取指、译码、寻址、读数和执行6个操作阶段。P49 流水线操作会产生时序冲突的原因？解决方法？P56 C54x的流水线结构，允许多条指令同时利用CPU的内部资源。由于CPU的资源有限，当多于一个流水线上的指令同时访问同一资源时，可能产生时序冲突。 解决方法：有些冲突可以由CPU自动插入延迟来解决，但还有一些未保护性冲突是CPU无法自动解决的，需通过调整程序语句人为解决，如加入空操作或重新安排程序语句。 C54x有4种省电方式，可以通过执行IDLE1、IDLE2和IDLE3三条指令，或者使外部 EQ \* jc2 \* Font:宋体 \* hps10 \o\ad(\s\up 9(__),H)EQ \* jc2 \* Font:宋体 \* hps10 \o\ad(\s\up 9(__),O)EQ \* jc2 \* Font:宋体 \* hps10 \o\ad(\s\up 9(__),L)EQ \* jc2 \* Font:宋体 \* hps10 \o\ad(\s\up 9(__),D)信号为低电平，同时置位HM状态位（使CPU处于保持状态）