采用片内PLL实现实速扫描测试的方案.pdfVIP

第 19 卷 第 3 期 计算机辅助设计与图形学学报 VoI. 19，No. 3 2007 年 3 月 JOURNAL OF COMPUTER AIDED DESIGN COMPUTER GRAPHICS Mar. ，2007 采用片内 PLL 实现实速扫描测试的方案 1，2，3） 1，2） 1，2） 1，2） 范小鑫 李华伟 胡 瑜 李晓维 ） 1（中国科学院计算机系统结构重点实验室 北京 100080） ） 2（中国科学院计算技术研究所计算机先进测试技术实验室 北京 100080） ） 3（中国科学院研究生院 北京 100049） （Ixw@ ict. ac. cn） 摘 要 提出了一种采用片内 PLL 实现实速扫描测试的方案. 在该方案中，移入测试向量时使用测试仪提供的时 钟，激励施加和响应捕获采用片内 PLL 生成的高速时钟，降低了实速扫描测试对测试仪时钟频率的要求. 在AC’97音 频控制器电路上进行的实验，证实了该方案的可行性. 关键词 锁相环；实速测试；扫描测试 中图法分类号 TP391. 76 An At-Speed Scan Test Scheme Using On-chip PLL ，，） ，） ，） ，） Fan Xiaoxin1 2 3 Li Huawei1 2 Hu Yu1 2 Li Xiaowei1 2 ） 1（Key Laboratory of Computer System and Architecture，Chinese Academy of Sciences，Beijing 100080） ） 2（Aduanced Test Technology Laboratory，Institute of Computing Technology，Chinese Academy of Sciences，Beijing 100080） ） 3（Graduate Uniuersity of Chinese Academy of Sciences，Beijing 100049） Abstract At-speed test，which is efficient in detecting timing reIated fauIts，has been wideIy used in VLSI test. For at-speed test，one key issue is how to generate test cIock at system speed. This paper presents an on- chip PLL（phase-Iocked-Ioop）based at-speed scan test scheme. In this method，an ATE（ automation test e- guipment）cIock is used during shift phase. On-chip PLL is used to generate at-speed cIock during Iaunch and capture phase. Therefore，at-speed scan test can be conducted with a Iow speed ATE. ExperimentaI resuIts on an AC’97 controIIer circuit have verified the effectiveness of the proposed scheme. Key words phase-Iocked-Ioop（PLL）；at-speed test；scan test 随着现代集成电路工艺的改进，芯片的特征尺 ， ）测试 这种方法通常能够高效地检