能全面的布局布线系统 icc.doc

能全面的布局布线系统 概述IC Compiler 是 Synopsys Galaxy? 设计实现平台的一个必要组成部分。整个设计实现平台提供全面的设计解决方案，包括逻辑综合、物理实现、低功耗设计及可制造性设计。 IC Compiler是一个单独的、具备收敛性的、芯片级物理实现工具，集扁平化及层次化设计规划、布局和优化、时钟树综合、布线、可制造性及低功耗众多功能于一体，使设计人员能够如期完成当前的高性能、高度复杂的设计实现。下载数据手册IC Compiler 是一套功能全面的布局布线系统，在时序、面积、功耗、信号完整性、布线能力、“开箱即用”结果及快速设计收敛方面均可提供最佳结果质量 (QoR)。整个流程中的多核支持可提高生产率。 新技术使设计人员能够处理数千兆规模的复杂设计，并满足紧张的项目日程安排。IC Compiler 与行业标准签核解决方案 – PrimeTime? SI 及 StarRC? 有着紧密的相关性。 此外，还提供采用 PrimeTime ECO 指导信息的最佳物理 ECO 实现解决方案。日益复杂的设计、不断增加的 DRC 规则以及复杂的制造合规性需求使得当前盛行的先实现后验证的做法造成物理验证不够令人满意。 IC Validator DRC/LVS 签核解决方案与 IC Compiler 的无缝集成使 In-Design 技术成为可能，从而缓解设计人员在设计实现阶段做快速签核收敛所遇到的困难。IC Compiler 提供全面的可制造性解决方案，在优化时序、面积、功耗、可测性和可布线性的同时,良率也得以优化。 IC Compiler 不仅可以提高设计的可制造性，还可以优化功能及参数化的良率。采用 IC Compiler 并行层次化设计可强化设计规划和芯片级可行性尝试及分析功能，能够处理大规模复杂设计。 通过早期分析和可行性探索，IC Compiler 能够提供更小的芯片尺寸，实现可预见的设计收敛，从而降低设计成本。采用 Zroute 技术的 IC Compiler 结合先进的布线算法、并行的可制造性优化和多线程技术，不仅可以提高可制造性，还可以大幅缩短设计周转时间。IC Compiler 紧密联结 Design Compiler? Graphical、PrimeTime-SI、StarRC、IC Validator 和 PrimeRail 的快速设计收敛和强大的生产能力，使所有设计人员受益。图 1： Synopsys Galaxy 设计实现平台优势结果质量就完整的成本矢量（时序、面积、功耗、信号完整性、可布线性和可制造性）而言，IC Compiler 的创新技术可创造更高质量的结果。 整个流程中的并行多角多模(MCMM) 优化、更佳的信号完整性能力、多源时钟树综合 (MSCTS) 和物理数据通路技术使得设计人员能够在先进工艺节点下为数千兆规模、复杂的芯片和高性能芯核实现极具挑战性的结果质量目标。 “物理数据通路”技术使设计人员通过指定例化单元的相关行列位置作为约束条件创建架构。 这些架构称为相对布局 (RP) 架构。 图 2 重点说明相对布局 (RP) 的一些益处。图 2： 相对布局 (RP) 可降低功耗，改进可布线性设计周转时间IC Compiler 提供通向结果的最快途径。 这一目标可通过在整个设计阶段应用同类最佳布局、CTS、布线核心引擎、多核支持、强大的设计规划能力和完全收敛，以及借助签核准确性实现更快速的设计收敛来达成。设计规划： IC Compiler 具备完整的扁平化和层次化设计规划能力，并提供数百万例化单元的设计能力。 由于 IC Compiler 自带并行层次化设计功能，从布局规划、物理实现一直到送交制造时，设计人员均可利用 IC Compiler 的共用引擎、Tcl、GUI 和单一延时计算器，在单一环境同时进行规划和设计实现。 无论是为了快速探索设计实现解决方案空间以降低芯片尺寸，还是实现最终优化的具体布局，均可利用此功能。 IC Compiler 领先的优化技术不仅使设计人员能够在设计时实现最小的可布线芯片，而且其电源网络综合和分析功能也可自动建立一个满足电压降需求的电源网络。图 3： 基于 PNS 和电压降的热像图签核的相关性： IC Compiler 与行业标准签核工具 – PrimeTime SI 和 StarRC 紧密相关。 IC Compiler 与 PrimeTime 及 PrimeTime SI 共享延迟计算模型，包括单元延迟、Arnoldi 连线延迟、复合电流源 (CCS) 模型，以及时钟再收敛悲观消除 (CRPR) 和支持时钟和数据的先进片上变异 (AOCV) 功能，以达到业界与签核的最高相关性。设计收敛： IC Compiler