第 5 章 处理器总线时序和系统总线2.pptVIP

第 5 章 处理器总线时序和系统总线 ; 本章讲述： 5.1 8086的引脚功能 5.2 8086处理器时序 5.3 系统总线;5.1 8086的引脚功能;图5.1 8086引脚;1. 地址总线和数据总线 2. 控制总线 3. 其他信号 ; 1. 地址总线和数据总线 (1) 数据总线用来在CPU与内存储器(或I/O设备)之间交换信息，为双向、三态信号。地址总线由CPU发出，用来确定CPU要访问的内存单元(或I/O端口)的地址信号，为输出、三态信号。 (2) AD15～AD0为地址/数据总线。这16条信号线是分时复用的双重总线，在每个总线周期(T1)开始时，用作地址总线的16位(AD15～AD0)给出内存单元(或I/O端口)的地址；其他时间为数据总线，用于数据传输。; (3) A19～A16/S6～S3为地址/状态总线。 这4条信号线也是分时复用的双重总线，在每个总线周期(T1)开始时，用作地址总线的高4位(A19～A16)。 在总线周期的其余时间，这4条信号线指示CPU的状态信息。在4位状态信息中，S6恒为低电平；S5反映标志寄存器中中断允许寄存器IF的当前值；S4、S3表示正在使用哪个段寄存器，其编码见表5-3。;表5-3 S4、S3的编码表; (4) 8086的20条地址线访问存储器时可寻址1 MB的内存单元；访问I/O设备时，只用16条地址A15～A0，可寻址64K个I/O端口。 (5) BHE/S7为总线高允许/状态S7信号(输出三态)。这也是分时复用的双重总线，在总线周期开始的T1周期，作为16位总线高字节部分允许信号，低电平有效。当为低电平时，把读/写的8位数据与AD15～AD8连通。在总线周期的其他T周期，该引脚输出状态信号S7。; 2. 控制总线 控制总线是传送控制信号的一组信号线，有些是输出线，用来传输CPU送到其他部件的控制命令(如读、写命令，中断响应等)；有的是输入线，由外部向CPU输入控制及请求信号(复位、中断请求等)。 8086的控制总线中有一条是MN/MX(33#引脚)线，即最小/最大方式控制线，用来控制8086的工作方式。当MN/MX接+5 V时，8086处于最小方式，由8086提供系统所需的全部控制信号，构成一个小型的单处理机系统。当MN/MX接地时，8086处于最大方式，系统的总线控制信号由专用的总线控制器8288提供，8086把指示当前操作的状态信号(S2、S1、S0)送给8288，8288据此产生相应的系统控制信号。最大方式用于多处理机和协处理机结构中。;; 在8086的控制总线中，有一部分总线的功能与工作方式无关，而另一部分总线的功能随工作方式不同而不同(即一条信号线有两种功能)，现分别叙述。 1) 受MN/MX影响的信号线(最大方式信号，24脚-31脚) (1) S2、S1、S0——总线周期状态信号(三态、输出)。它们表示8086外部总线周期的操作类型，送到系统中的总线控制器为8288。8288根据这三个状态信号，产生存储器读/写命令、I/O端口读/写命令以及中断响应信号，S2、S1、S0的译码表如表5-4所示。;表5-4 S2、S1、S0译码表; 在最小方式下， S2、S1、S0三引脚分别为M/IO、DT/R和DEN。M/IO是存储器与输入/输出端口的控制信号(输出、三态)，用于区分CPU是访问存储器(M/IO=1)，还是访问I/O端口(M/IO=0)。DT/R为数据发送/接收信号(输出、三态)，用于指示CPU是进行写操作(DT/R=1)还是读操作(DT/R=0)。DEN为数据允许信号(输出、三态)，在CPU访问存储器或I/O端口的总线周期的后一段时间内，该信号有效，用作系统中总线收发器的允许控制信号。; (2)RQ/GT0、RQ/GT1——请求/允许总线访问控制信号(双向)。这两种信号线是为多处理机应用而设计的，用于对总线控制权的请求和应答。 首先是协处理器向8086输出RQ请求使用总线，然后在CPU(8086)的T4或下一个总线周期的T1时期，CPU输出GT给请求总线的协处理器，作为总线响应信号，从下一个时钟周期开始，CPU释放总线。 当协处理器使用总线结束时，再给出一个宽度为一个时钟周期的脉冲信号RQ给CPU，表示总线使用结束，从下一个时钟周期开始，CPU又控制总线。;在最小方式下，RQ/GT0和RQ/GT0二引脚分别为HOLD ,HLDA。 HOLD为保持请求信号(输入)，当外部逻辑把HOLD引脚置为高电平时，8086在完成当前总线周期以后进入HOLD(保持)状态，让出总线控制权。 HLDA为保持响应信号(输出)，这