电子自动化第三章3-83-9VHDL描述风格.pptVIP

3.8 VHDL的描述方式;行为描述方式是指对系统数学模型的抽象描述，为高级描述，只描述电路的功能，不直接指明或涉及这些行为的硬件结构。 在行为描述方式的程序中，大量采用了算术运算、关系运算、惯性延时、传输延时等难于进行逻辑综合和不能进行逻辑综合的VHDL语句，采用综合能力较强的Cadence、Synopsys等EDA工具。;ENTITY cnt10 IS PORT(reset,clk : IN STD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 downto 0)); END cnt10; ARCHITECTURE behav OF cnt10 IS SIGNAL qo : STD_LOGIC_VECTOR(3 downto 0); BEGIN PROCESS (clk,reset,qo) BEGIN IF reset=0 THEN qo=0000; ELSIF (clkevent and clk=1) THEN IF qo=1001 THEN qo=0000; ELSE qo=qo+1; END IF; END IF; q=qo; END PROCESS; END behav;;ENTITY cnt10 IS PORT(reset,clk : IN STD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 downto 0));END cnt10;ARCHITECTURE behav OF cnt10 IS SIGNAL qo : integer range 0 to 15;BEGIN PROCESS (clk,reset,qo) BEGIN IF (clkevent and clk=1) THEN IF (reset=0 or qo=9) THEN qo=0; ELSE qo=qo+1; END IF; END IF; q=conv_std_logic_vector(qo,4); END PROCESS;END behav;;ENTITY cntb IS PORT(reset,en,load,clk : IN STD_LOGIC; din : IN STD_LOGIC_VECTOR(3 downto 0); q : OUT STD_LOGIC_VECTOR(3 downto 0)); END cntb; ARCHITECTURE behav OF cntb IS SIGNAL qo : STD_LOGIC_VECTOR(3 downto 0); BEGIN PROCESS (clk,reset,en,load,qo) BEGIN IF reset=0 THEN qo=0000; ELSIF (clkevent and clk=1) THEN IF load=0 THEN qo=din; ELSIF en=1 THEN qo=qo+1; END IF; END IF; q=qo; END PROCESS; END behav;; 行为级描述只描述设计电路的功能或电路的行为，而没有指明或实现这些行为的硬件结构；或者说行为级描述只表示输入输出之间的转换行为，它不包含任何结构信息。 行为级描述通常指顺序语句描述，即含有进程的非结构化的逻辑描述。 行为级描述的设计模型定义了系统的行为，通常由一个或多个进程构成，每一个进程又包含了一系列的顺序语句。; 在应用VHDL进行程序设计时，行为描述方式是最重要 的描述方式，它是VHDL编程的核心，可以说，没有行为描述就没有VHDL。;3.8.2 数据流描述;4选1多路选择器（RTL描述） LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY mux4_1 IS PORT(d: IN STD_LOGIC_VECTOR(3 DOWNTO 0); sel: IN STD_LOGIC_VECTOR(1 DOWNTO 0); y : OUT STD_LOGIC); END mux4_1; ARCHITECTURE rtl OF mux4_