第6章VHDL设计进阶浅析.ppt

第6章VHDL设计进阶;数据对象;常数;If rst=‘1’ then cqi:=(others=’0’); Elsif clk’event and clk=‘1’ then if en=‘1’ then if cqi9 then cqi:=cqi+1; else cqi:=(others=’0’); end if; end if; End if; If cqi=9 then cout=‘1’; Else cout=‘0’; End if; ;变量;信号;多个驱动源;进程中的信号和变量; 例6-1,6-2;例6-3,6-4;例6-3,6-4;例6-5;例6-6;例6-7;信号延时的影响;例6-8;例6-8;例6-8;例6-8;信号赋值;例6-9三态门;例6-9三态门;‘Z’的问题;双向端口;例6-10;例6-10;例6-10综合结果;例6-10存在的问题;例6-11;例6-11综合结果;三态总线电路的设计;例6-12;例6-12;例6-12;例6-12;例6-13;例6-13;例6-13;;;;;进程语句—process语句;;process语句的特点;process语句的特点;例6-16;例6-16; a temp