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第 卷 第 期 年 月 物 理 学 报 L 6 %$$( 6 ES.0L，+S06，F*T;，%$$( （ ） #$$$,6%($/%$$(/L $6 /#(L(,$ -3K- PJQ1R3- 1R+R3- !%$$( 3240 PUH0 1S;0 ############################################################### !# 基异质结缓冲层漏电分析! 张进城! 董作典 秦雪雪 郑鹏天 刘林杰 郝 跃 （西安电子科技大学微电子学院，宽禁带半导体材料与器件重点实验室，西安 #$$#） （%$$ 年 月 #’ 日收到；%$$ 年 ( 月 #( 日收到修改稿） 通过对 )*+ 基异质结材料 !, 特性中耗尽电容的比较，得出 -.)*+/)*+ 异质结缓冲层漏电与成核层的关系 0 实验结果表明，基于蓝宝石衬底低温 )*+ 成核层和 123 衬底高温 -.+ 成核层的异质结材料比基于蓝宝石衬底低温 -.+ 成核层异质结材料漏电小、背景载流子浓度低 0 深入分析发现，基于薄成核层的异质结材料在近衬底的 )*+ 缓 冲层中具有高浓度的 4 型 )*+ 导电层，而基于厚成核层的异质结材料的 )*+ 缓冲层则呈高阻特性 0 )*+ 缓冲层中 的 4 型导电层是导致器件漏电主要因素之一，适当提高成核层的质量和厚度可有效降低 )*+ 缓冲层的背景载流子 浓度，提高 )*+ 缓冲层的高阻特性，抑制缓冲层漏电 0 关键词：-.)*+/)*+ 异质结，)*+ 缓冲层，漏电，成核层 $%：%$5，67$8，6’$8 的寿命降低 0 为了降低穿透位错密度，提高 )*+ 缓 #D 引 言 冲层的晶体质量，研究人员采取了多种方法，有的依 靠改善成核层的尺寸和密度来控制缓冲层的高阻特 近年来， 基半导体因其宽禁带（ ）、高 ［ — ］ )*+ 6D7 BE 性 ( ## ，有的通过 )*+ 微结构调制外延层电阻率和 临界击穿场强（ ）、高载流子饱和速率（ 6FE/;9 %D ［ ］ 杂质控制 #% ，提高 J5FK 的器件特性，补偿背景施 G #$ ;9/H）、高热导率和高化学稳定性等优越物化 主浓度，从而实现 )*+ 缓冲层高阻特性，达到提高 性质而 备 受 关 注 0 在 )*+ 基 半 导 体 材 料 体 系 中， 器件夹断特性的目的 近来也有很多研究者 -.)*+/)*+ 异质结构材料不仅具有上述优越物化性 J5FK 0 ［ ］ 质，而且因为强极化效应的存在 # ，在该异质