北理工—VHDL实验2016分析.docxVIP

 INCLUDEPICTURE C:\\Users\\Administrator\\AppData\\Local\\Temp\\ksohtml\\wps_clip_image-30184.png \* MERGEFORMAT   INCLUDEPICTURE C:\\Users\\Administrator\\AppData\\Local\\Temp\\ksohtml\\wps_clip_image-187.png \* MERGEFORMAT  本科实验报告 实验名称： VHDL语言及集成电路设计实验 课程名称：VHDL语言及集成电路设计实验时间：12、13周周二上午 14、15周周六下午任课教师：任仕伟实验地点：4#427实验教师：任仕伟实验类型：□ 原理验证 ■ 综合设计 □ 自主创新学生姓名：学号/班级：组 号：学 院：信息与电子学院同组搭档：专 业：微电子成 绩：  INCLUDEPICTURE C:\\Users\\Administrator\\AppData\\Local\\Temp\\ksohtml\\wps_clip_image-11645.png \* MERGEFORMAT   INCLUDEPICT