Quartus_II_时钟约束概念综述.doc

Support of SDC Timing Constraints 1. Clock（时钟）： create_clock命令为任何register, port或pin进行时钟特性描述，使其具有独一的时钟特性。 create_clock -period period value [-name clock name] [-waveform edge list] [-add] targets create_clock Command Options 选项描述-period period value指定时钟周期[-name clock name]指定时钟名称（不一定是约束时钟的节点名称）[-waveform edge list]指定时钟上升沿/下降沿[-add]可以对一个时钟节点进行多个时钟约束targets指定你要约束的时钟（目标节点） Example 1-1约束时钟频率100MHz，占空比50%，0ns上升沿，5ns下降沿。 create_clock –period 10 –waveform { 0 5 } clk Example 1-2 和上例相差90度的相位。 create_clock –period 10 –waveform { 2.5 7.5 } clk_sys 使用create_clock命令约束时钟缺省的source Latency值为0。Quartus II TimeQuest Timing Analyzer自动为非虚拟时钟（non-virtual clocks）计算时钟网络延时（clock’s network latency）。 Quartus II Handbook, Volume 3 6-29 生成时钟（Generated Clocks） Quartus II TimeQuest Timing Analyzer可以把修改或改变主时钟（或者引入时钟）特性的分频时钟、波纹时钟和电路作为生成时钟。 你可以定义这些电路的输出作为生成时钟。这些定义可以让Quartus II TimeQuest Timing Analyzer分析这些时钟以及关联的时钟网络延时（network latency）。 使用create_generated_clock命令定义生成时钟。 Example 6–5. create_generated_clock Command create_generated_clock [-name clock name] -source master pin [-edges edge list] [-edge_shift shift list] [-divide_by factor] [-multiply_by factor] [-duty_cycle percent] [-add] [-invert] [-master_clock clock] [-phase phase] [-offset offset] targets Table 6–7. create_generated_clock Command Options 选项描述-name clock name生成时钟名-source master pin指定被设定的时钟节点-edges edge list | -edge_shift shift list-edges指定和主时钟的上升沿和下降沿有关的新的上升沿和下降沿-divide_by factor | -multiply_by factor-divide_by和-multiply_by要素是基于第一个时钟上升沿，通过factor设定来延长或者缩短指定要素的波形-duty_cycle percent指定生成时钟的占空比-add允许你对同一个管脚添加多个时钟约束-invert-master_clock clock用于主管脚上有多个时钟存在时指定一个主时钟-phase phase指定生成时钟的相位-offset offset指定生成时钟的偏移targets指定被分配到的目标管脚 源延时是由于从主时钟（不一定是主管脚）开始的时钟网络延时所致。你可以使用set_clock_latency –source命令约束源延时。 Figure 6–17 展示了如何产生一个基于10ns时钟的反向生成时钟： Figure 6–17. Generating an Inverted Clock create_clock -period 10 [get_ports clk] create_generated_clock -divide_by 1 -invert -source [get_regis