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基于FPGA的宽频带数字锁相环的设计和实现
基于FPGA的宽频带数字锁相环的设计与实现
专业：电子信息工程
答辩人： 吴 鹏
指导老师：郝保明;内容纲要;课题背景;研究应用;;数字锁相环的构成及其工作原理;数字鉴相器;数控振荡器的原理; 数字环路滤波器（DLF）作用是控制噪声和高频分量同时消除鉴相器的相位差信号PE中的高频成分，并且控制着环路相位校正的速度与精度，并且对环路的校正速度起调节作用，来保证环路性能的稳定。实际上可用一变模可逆计数器（设模数为K）来实现。计数器模值K的取值可根据输入信号的相位抖动而定，加大模值K，提高DPLL抗噪功能但导致捕获时间较长和捕获带宽较窄；减小模值K，可以缩短捕获时间，扩展捕获带宽，但降低抗噪声功能。本文设计K模值为4，初始时刻计数器初值为K/2=2，这样可以使DPLL捕捉速度很快。;除N分频器;关于改进型XOR鉴相器原理图;;宽频带DPLL频率捕获电路原理图;将改进型异或门鉴相器原理图与宽频带DPLL频率捕获原理图二者合并，就是完整的宽频带DPLL数据电路。测得输入信号fin的周期信号time[3..0]被送往锁相环分频器lpm_counter2,去控制数控振荡器的输出振荡频率。该宽频带DPLL电路的最高捕获频率fcmax=fclk/4,最低频率fcmin=fclk/4M。M为N分频器的最大取值。本文设计中，fclk=64MHz，M=16。所以锁相环的频率理论捕获范围应该在16~1MHz,对应的输入码流速率为32~2MHz。下面分别是当fin=16MHz和fin=1.6MHz时候的波形图。
;;当fin=1.6MHz时候的仿真波形;结论
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