第四章VHDL用户自定义元件UDP.pptVIP

第4章　用户自定义元件(UDP) ;4.1什么是UDP？;UDP的定义 　　UDP的定义是由一个独立的定义模块构成的，该模块由关键词“primitive”和“endprimitive”界定。 　　 UDP定义模块的语法格式： 　　;primitive 元件名称 (输出端口名， 输入端口名1， 输入端口名2，……， 输入端口名n)； 输出端口类型说明(output)； 输入端口类型说明(input)； 输出端寄存器变量说明(reg)； 元件初始状态说明( initial )； table table表项1； table表项2； …… table表项n； endtable endprimitive;　　对上述的语法格式，需要说明如下几点： 　　(1) UDP定义模块不能出现在其它模块定义之内，UDP定义模块和其它模块具有相同的语法结构地位，它的定义必须独立于其它模块结构成分。所以UDP定义模块必须出现在其它模块定义之外，同时它也可以出现在独立的文件中。;　　【例4-1】UDP定义模块的正确位置。 module MODULE1； //模块MODULE1定义的开始 …… //模块MODULE1描述体 endmodule //模块MODULE1定义的结束 primitive MY_GATE(out，a，b)； //UDP元件MY_GATE定义模块的开始 …… //UDP元件MY_GATE定义的描述体 endprimitive //UDP元件MY_GATE定义模块的结束 module MODULE2； //模块MODULE2定义的开始 …… //模块MODULE2 描述体 endmodule //模块MODULE2定义的结束 在例4-1中，UDP元件MY_GATE的定义模块与其它两个模块MODULE1和MODULE2并列出现，相互独立；;　　【例4-2】UDP定义模块的错误位置。 module MODULE1； //模块MODULE1定义的开始 …… //模块MODULE1描述体 primitive MY_GATE(out，a，b)； 　　//UDP元件MY_GATE定义模块的开始 …… //UDP元件MY_GATE定义的描述体 endprimitive //UDP元件MY_GATE定义模块的结束 endmodule //模块MODULE1定义的结束 　　而在例4-2中，UDP定义模块却包含在另一个模块MODULE1结构之中，这种情况是不允许的。;　　(2) 在UDP定义模块的第一行，关键词“primitive”标志着定义模块的开始；其后出现的“元件名”是为被定义UDP元件所取的一个名字；后面出现的端口列表指明了UDP元件的输入输出端口，该端口列表由若干个端口组成，其中只能有一个输出端口并且该输出端口必须是端口说明表中的第一项，而UDP的输入端口数目可以是一个或多个，一般对时序电路的UDP最多允许有9个输入端，对组合电路的UDP最多允许有10个输入端。 　　必须注意在定义UDP元件时所有输入端口和输出端口都只能是1位的(标量)。;　　(3) 输出端口类型说明是对UDP元件的输出端口进行说明，这和普通模块定义中的输出端口说明一样是通过关键词“output”来进行的，比如： 　　output out； 就说明了端口out 是一个输出端口。 　　(4) 输入端口类型说明是对UDP元件的输入端口进行说明，这和普通模块定义中的输入端口说明一样是通过关键词“input”来进行的，比如： 　　input a，b； 就说明了端口a和端口b 是两个输入端口。;　　(5) 输出端寄存器变量说明是在对时序逻辑UDP元件进行定义时，为了对输出端口寄存器变量类型进行说明而引入的。寄存器变量用于描述时序电路UDP中的内部状态。要注意只有在被定义的元件是时序逻辑元件时才能将输出端口定义成寄存器类变量。寄存器变量说明用关键词“reg”实现，比如： 　　reg out； 就将UDP输出端口 out定义为一个寄存器变量。 　　;;　　(7) 由关键词“table”和“endtable”界定的多个table表项构成了UDP元件定义模块内的一个输入输出真值表。在table表项中只允许出现0、1、x三种逻辑值，不允许出现高阻态“z”。组合电路UDP定义模块和时序电路UDP定义模块内的table表项格式是不同的。table表项构成了UDP元件输入、输出以及内部状态(时序逻辑电路情况)间的一张“逻辑真值表”。对不同逻辑功能的UDP元件进行定义时的差别将体现在不同的table表项描述上。 　　;;　　【例4-3】将四选一MUX定义成UDP元件。 primitive mux4_l(o