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第二章计算机的基本器件
;目 录;2.1 逻辑代数与逻辑电路;;;;;;;;;;;;;;;;;;正逻辑与负逻辑;2.2 组合逻辑电路;2.2 组合逻辑电路;2.2.1 加法器; 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是：Si=Ai⊕Bi
Ci= Ai·Bi ;全加器是考虑低位进位输入Ci-1的加法器
其功能表、符号和逻辑图如下：
; 从全加器的逻辑图中可以看出，一个全加器可由一个或门、两个异或门和三个与门组成，也可由两个半加器来形成。其逻辑关系为：
SI=AI⊕BI⊕CI-1 CI=AIBI+BICI-1+AICI-1
;3.n位加法器;2.2.2 算术逻辑单元;2.2.3 译码器;2.2.3 译码器;; ⑶根据真值表画出逻辑电路图。;⒉典型的译码器芯片;2.2.4 数据选择器;2.2.4 数据选择器;2.3 时序逻辑电路;2.3 时序逻辑电路;2.3.1 触发器; 由与非门组成的触发器，其置1和置0都要0电平触发，当R一=0，S一=1时，Q一为高电平，Q为低电平，称为0状态。
R一=1， S一=0时，Q为高电平， Q一为低电平，称为1状态。
R一=1， S一=1时，触发器保持原状态不变。
R一=0， S一=0时，触发器状态不定。一般在正常工作时，不允许出现这种状态。; R-S同步触发器的翻转是在同步时钟（在CP端输入）的作用下同步地进行的。可由R-S基本触发器构成。
图中表示， R一为置0端， S一为置1端，CP为时钟脉冲。Q(t)称为触发器的原态，Q(t+1)为触发器的次态。;3.D触发器;4.J-K触发器;2.3.2 寄存器;2.3.2 寄存器;几种常见寄存器的组成结构;⒉并行寄存器：当时钟脉冲CP到来时，各触发器的输入端的数据可以被锁定至输出端以备输出的寄存器。;芯片74LS373是一种典型的并行寄存器，该芯片内含8个独立的D型触发器，故称作8D锁存器。锁存即保存数据不变的意思。;⒊移位寄存器;⒊移位寄存器;2.3.3 计数器;2.3.3 计数器;4位异步二进制加法计数器电路:
图示的D触发器是在时钟信号CP上升沿触发的，用作计数时，每一级触发器的D和Q相连，低位的Q与高位的CP端相连。;其工作过程如下;第 2 章 结 束 The End
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