第7讲综合建模与仿真.pptVIP

第七讲 综合建模与仿真;　在数字逻辑系统的设计中，从电路结构来看， 基本上可分为组合逻辑电路和时序逻辑电路两大类。 1. 组合逻辑电路 组合逻辑电路的输出只与当时的输入信号有关， 而与电路过去的状态无关， 也即它的输出完全由输入信号和输出函数决定。 在手工设计电路时期，组合逻辑主要设计优化工具是卡若图，在目前EDA时期则是综合工具软件；设计者只需正确描述电路功能，具体电路的优化由综合工具完成。 最常用的组合逻辑电路有编码器、 译码器、 数据选择器、 加法器和比较器等 。; (a) 符号； (b) 功能表;2/4译码器的功能描述１;2/4译码器的功能描述２;(a) 符号； (b) 内部逻辑电路;相等比较器的功能描述; (a) 4选1开关操作； (b) 功能表;多路复用器的功能描述; (a) 1∶4 DEMUX的操作； (b) 功能表;多路输出选择器的功能描述; 5) 算术运算电路 算术运算电路是能够完成二进制数运算的器件， 最基本的算术运算电路有半加器和全加器两种。 半加器电路不考虑来自低位的进位， 能完成两个一位二进制数的加法运算。 ; 全加器是一种考虑来自低位的进位的二进制加法运算电路， 它可以实现多位二进制数的加法运算。 ;全加器的功能描述; 数字系统的电路通常由组合逻辑、 时序逻辑或者两者混合构成。 对于时序逻辑电路， 其基本结构如图所示。 ; 同步时序逻辑电路 　　　　　　　　　　异步时序逻辑电路; (a) D触发器； (b) 8位寄存器; (a) D触发器； (b) 串行载入移位寄存器;移位寄存器verilog描述;一个简单的二进制计数器;计数器verilog描述;模200的加法计数器设计实例;基于同步状态机的建模; mealy型时序电路模型; moore型状态机输出仅仅与电路以前的状态有关， 而与输入无关， 它是mealy模型的一种特例。;有限状态机设计的一般步骤: 1)?逻辑抽象，得出状态转换图 就是把给出的一个实际逻辑关系表示为时序逻辑函数，可以用状态转换表来描述，也可以用状态转换图来描述。这就需要： 分析给定的逻辑问题，确定输入变量、输出变量以及电路的状 态数。通常是取原因（或条件）作???输入变量，取结果作为输出变量。 定义输入、输出逻辑状态的含意，并将电路状态顺序编号。 按照要求列出电路的状态转换表或画出状态转换图。这样，就把给定的逻辑问题抽象到一个时序逻辑函数了。 ;2)?状态化简 如果在状态转换图中出现这样两个状态，它们在相同的输入下转换到同一状态去，并得到一样的输出，则称它们为等价状态。显然等价状态是重复的，可以合并为一个。电路的状态数越少，存储电路也就越简单。状态化简的目的就在于将等价状态尽可能地合并，以得到最简的状态转换图。 ?3)?状态分配 状态分配又称状态编码。通常有很多编码方法，编码方案选择得当，设计的电路可以简单，反之，选得不好，则设计的电路就会复杂许多。实际设计时，需综合考虑电路复杂度与电路性能之间的折衷，在触发器资源丰富的FPGA或ASIC设计中采用独热编码（one-hot-coding）既可以使电路性能得到保证又可充分利用其触发器数量多的优势。;4) 选定触发器的类型并求出状态方程、驱动方程和输出方程。 5) 按照方程得出逻辑图 用Verilog HDL来描述有限状态机，可以充分发挥硬件描述语言的抽象建模能力，使用always块语句和case（if）等条件语句及赋值语句即可方便实现。 具体的逻辑化简及逻辑电路到触发器映射均可由计算机自动完成，上述设计步骤中的第2步及4、5步不再需要很多的人为干预，使电路设计工作得到简化，效率也有很大的提高。;用Verilog HDL语言设计可综合的状态机的指导原则:? 1) 因为大多数FPGA内部的触发器数目相当多，又加上独热码状态机（one hot state machine)的译码逻辑最为简单，所以在设计采用FPGA实现的状态机时往往采用独热码状态机(即每个状态只有一个寄存器置位的状态机)。? 2) 建议采用case, casex或casez语句来建立状态机的模型，因为这些语句表达清晰明了，可以方便地从当前状态分支转向下一个状态并设置输出。不要忘记写上case语句的最后一个分支default，并将状态变量设为bx，这就等于告知综合器：case语句已经指定了所有的状态，这样综合器就可以删除不需要的译码电路，使生成的电路简洁，并与设计要求一致。;3) 如果将缺省状态设置为某一确定的状态(例如：设置defa