第十三章数字系统设计基础.pptVIP

第13章　数字系统设计基础;;;图13.1 数字系统的设计模型; ● 数据处理子系统主要完成数据的采集、存储、运算和传输。; ● 把数字系统划分为控制子系统和数据处理子系统两个主要部分，使设计者面对的电路规模减小，二者可以分别设计 ；;;一、自底向上的设计方法 ;系统测试与性能分析;二、自顶向下的设计方法 ; ● 自顶向下设计方法是一种模块化设计方法。对设计的描述从上到下逐步由粗略到详细，符合常规的逻辑思维习惯；;;一、分割准则 ;三、同步和异步电路;五、系统设计的艺术; ● 数字系统设计中的第一步是明确系统的任务。在设计任务书中，可用各种方式提出对整个数字系统的逻辑要求，常用的方式有自然语言、逻辑流程图、时序图或几种方法的结合。当系统较大或逻辑关系较复杂时，系统任务(逻辑要求)逻辑的表述和理解都不是一件容易的工作。所以，分析系统的任务必须细致、全面，不能有理解上的偏差和疏漏。 ;二、确定逻辑算法;三、建立系统及子系统模型;四、系统（或模块）逻辑描述;五、逻辑电路级设计及系统仿真;六、系统的物理实现;; 2. 顶层电路的设计及VHDL实现： 1) 顶层电路逻辑图 ;2) 顶层的VHDL源程序 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY FREQ IS PORT(FSIN：IN STD_LOGIC； CLK：IN STD_LOGIC； DOUT：OUT STD_LOGIC_VECTOR(31 DOWNTO 0))； END ENTITY FREQ； ARCHITECTURE ART OF FREQ IS;COMPONENT CNT10 IS --待调用的有时钟使能的十进制计数器端口定义 PORT(CLK，CLR，ENA：IN STD_LOGIC； CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CARRY_OUT：OUT STD_LOGIC)； END COMPONENT CNT10； COMPONENT REG32B IS --待调用的32位锁存器端口定义 　 ．．． COMPONENT TESTCTL IS --待调用的测频控制信号发生器端口定义; ．．． SIGNAL SE，SC，SL：STD_LOGIC； SIGNAL S1，S2，S3，S4，S5，S6，S7，S7，S8：STD_LOGIC； SIGNAL SD：STD_LOGIC_VECTOR(31 DOWNTO 0)； BEGIN U0：TESTCTL PORT MAP(CLK=CLK，TSTEN=SE， CLR_CNT=SC，LOAD=SL)； U1：CNT10 PORT MAP(CLK=FSIN，CLR=SC，ENA=SE，CQ=SD (3 DOWNTO 0)，ARRY_OUT=S1)； --名字关联;U2：CNT10 PORT MAP(CLK=S1，CLR=SC，ENA=SE，CQ=SD (7 DOWNTO 4)，CARRY_OUT=S2)； U3：CNT10 PORT MAP(S2，SC，SE，SD (11 DOWNTO 8 )，S3)； --位置关联 U4：CNT10 PORT MAP(S3，SC，SE，SD (15 DOWNTO 12)，S4)； U5：CNT10 PORT MAP(S4，SC，SE，SD (19 DOWNTO 16)，S5)； U6：CNT10 PORT MAP(S5，SC，SE，SD (23 DOWNTO 20)，S6)； U7：CNT10 PORT MAP(S6，SC，SE，SD (27 DOWNTO 24)，S7)； U8：CNT10 PORT MAP(S7，SC，SE，SD (31 DOWNTO 28)，S8)； U9：REG32B PORT MAP(LOAD=SL，DIN=SD(31 DOWNTO 0)，DOUT=DOUT)； END ARCHITECTURE ART；; 3. 次级模块电路的分析与设计： 1) 32位锁存器REG32B的设计 设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。 ;2) 32位锁存器的VHDL源程序 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；