计算机系统结构第7章试卷.ppt

第8章 并行处理机;两种并行性概念： (1)同时性并行Simultaneity：两个或两个以上事件在同一时刻发生。 (2)并发性并行Concurrency：两个或两个以上事件在同一时间间隔内发生。 三条技术途径： (1)资源重复：重复设置多个部件来提高速度。 (2)时间重叠：流水线 (3)资源共享：分时系统，分布式系统;1. 并行处理机的定义： 多个处理部件PU按照一定方式互连，在同一个控制部件CU控制下，对各自的数据完成同一条指令规定的操作。从CU看，指令是串行执行的，从PU看，数据是并行处理的。 并行处理机也称为阵列处理机，按照按照佛林分类法，它属于SIMD处理机。 2. 并行处理机的主要应用领域： 用于高速向量或矩阵运算。;3. 并行处理机的操作模型可用五元组来表示： M＝(N，C，I，M，R), 其中： N为PE个数。如IlliacIV有64个PE。 C为控制部件CU执行的指令集，包括标量指令和程序控制??令。 I为所有PE并行执行的指令集，包括ALU、数据传送等操作 M为屏蔽操作集，将PE划分为允许操作和禁止操作两个子集 R是数据寻径集，互连网络中PE间通信所需要的各种模式;4. H.J.Siegel提出的并行处理机模型 ;8.2 并行处理机结构;8.2.1 并行处理机的基本结构;8.2.2 分布存储器并行处理机;IOP是输入输出处理机，或称为主机。在IOP上安装操作系统，它除了负担输入输出工作外，还负责程序的编辑、编译和调试等工作。 IOP可以是一台通用计算机。 分布式存储器并行处理机必须依靠并行算法来提高PE的利用率。因此，应用领域有限，可以认为是一种专用计算机。 数据在局部存储器中的分布是一个很关键的问题。 标量指令与向量指令可以并发执行。; 分布式存储器并行处理机的结构框图;8.2.3 共享存储器并行处理机;共享存储器模型的处理单元数目一般不多，几个至几十个。 Burroughs Scientific Processor(BSP)采用了这种结构。16个PE通过一个16×17的对准互连网络访问17个共享存储器模块。 存储器模块数与PE数互质可以实现无冲突并行访问存储器。 对互连网络的要求很高。; 共享存储器并行处理机的结构框图;8.2.4 并行处理机的特点;5. 潜力大 主要依靠增加PE个数，与流水线处理机主要依靠缩短时钟周期相比，其提高速度的潜力要大得多。 6. 依赖于互连网络和并行算法 互连网络决定了PE之间的连接模式，也决定了并行处理机能够适应的算法。 7. 需要有一台高性能的标量处理机 如果一台机器的向量处理速度极高，但标量处理速度只是每秒一百万次，那么对于标量运算占10％的题目来说，总的有效速度就不过是每秒一千万次。;8.3 并行处理机实例;8.3.1 IlliavIV 并行处理机; IlliacIV由三大部分组成 IlliacIV处理机阵列： 包括8×8 PE、PEM和互连网络。 阵列控制器CU。 输入输出处理机：一台标准的Burroughs B6700计算机。;1. 阵列控制器 阵列控制器CU实际上是一台小型计算机。 对阵列处理单元实行控制和完成标量操作。 标量操作与各PE的数组操作可以重叠执行。 控制器的功能有以下五个方面： (1)对指令进行译码，并执行标量指令； (2)向各PE发出执行数组操作指令的控制信号； (3)产生并向所有处理单元广播公共的地址； (4)产生并向所有处理单元广播公共的数据； (5)接收和处理PE、I/O操作以及B6700产生的陷阱中断信号。;2. 输入输出系统 IlliacIV的输入输出系统包括： 磁盘文件系统DFS， I/O分系统， 一台B6700处理机组成。 I/O分系统由三个部分组成： 输入输出开关IOS， 控制描述字控制器CDC， 输入输出缓冲存储器BIOM。;3. IlliacIV处理阵列 IlliacIV处理阵列由８?８＝64个PU组成。每个PU由处理部件PE和它的局部存储器PEM组成。 每一个PUi只和它的东、西、南、北四个近邻： PUi+1 mod 64、PUi-1 mod 64、PUi+8 mod 64、PUi-8 mod 64直接连接。 南北方向同一列PU连成一个环， 东西方向构成一个闭合螺线。 闭合螺线网络直径为7步， 环形网格的直径为8步。;Date;例如：从PU0到PU36，采用环行网格必须8步： PU0?PU1?PU2?PU3?PU4?PU12?PU20?PU28?PU36 或 PU0?PU8?PU16?PU24?PU32?PU33?PU34?PU35?PU36 或 … 如果采用闭合螺旋线，只需要7步： PU0?PU63?PU62?PU61?PU60?