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Cadence IC 设计实验 实验四、Diva Interactive Verification 实验目的：掌握 DRC 和 LVS 验证方法 版图绘制后要根据 foundry 厂的工艺要求进行 DRC（Design Rule Checker）检查，编 辑好的版图必须通过 LVS（Layout Versus Schematic）验证，检查是否与 schematic 电原理图 完全一致；版图中还可能存在一些悬空的器件和线网，通过电气规则检查 ERC(Electrical Rule Check)可以发现这些错误。进行 LVS 和 ERC 之前，需要用 Diva 验证工具中的 Extract 程序对版图进行器件提取；Extract 还可以进行寄生参数提取，电路仿真程序可以调用这个 数据进行后仿真。 DIVA 工具集包括以下部分： 1． 设计规则检查（DRC） 2． 提取 Extractor：包括器件提取、版图寄生参数提取（LPE）、寄生电阻提取（PRE） 3． 电气规则检查（ERC） 4． 版