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本科优秀毕业论文(时钟数据恢复) 摘要 摘 要 本论文主要提供了一种实用的方式从数据流中恢复时钟，并以此时钟来恢复出原始数据，并且设计产生系统自检所需的信号。 本设计基于如今已经非常成熟的FPGA技术，采用一种非常新颖的方法成功实现了从数据流中同步恢复出时钟，并且采用纯数字电路的方法，利用EDA平台设计出了恢复原始数据的译码电路，此外，本设计还实现了系统自检；设计从实际应用的角度出发，旨在解决现实生活中的车载电子设备的通信问题，切合实际，同时，对现有的时钟同步数据恢复的方法进行学习与改进。论文涵盖了模拟电路设计，数字电路设计，硬件编程，调试，软件仿真，逻辑综合各个方面，具有很大的现实意义。 关键词：时钟数据恢复，FPGA，锁相环，状态机 I ABSTRACT ABSTRACT This paper aims at providing a practical method to recovery the clock transformed by the data stream, through which it can decode the original data stream and it can create the self-checking signal needed by the system. My design succeeds to recovery the clock through the data stream based on the technology of mature FPGA and I achieve to design the decoding circuit by digital circuit on the platform of EDA. The research is from the practical point of view, aiming to solve communication problems in real life in-vehicle electronic devices. Also, we learn and improve on existing methods of clock and data recovery. The design contains analogy circuit design, digital circuit design, hardware programming, debug, simulation and logical synthesis and so on. Key Words: Clock and Data Recovery, FPGA, PLL, State Machine II 目录 目 录 第1章 引言 .......................................................... 1 1.1 数据恢复的同步设计和系统自检的概况和发展现状 ................... 1 1.1.1 时钟数据同步恢复电路的简介 .................................. 1 1.1.2 系统自检的简介 .............................................. 2 1.1.3 时钟数据恢复电路的发展趋势 .................................. 2 1.2 时钟数据恢复电路以及系统自检的必要性和挑战 ..................... 3 1.3 本课题的研究目的和研究内容 ..................................... 4 1.3.1 研究目的 .................................................... 4 1.3.2 研究内容 .................................................... 5 1.3.3 论文的结构安排 .............................................. 6 第2章 传统的时钟数据恢复电路 ........................................ 7 2.1 概述 ..........................................................