EDA简易数字频率计设计教程.doc

 PAGE 23 唐 山 学 院 EDA课 程 设 计 题 目 简易数字频率计设计 系 (部) 信息工程系 班 级 12电本1 姓 名 学 号 指导教师 郭耀华 2015 年7月 6日 至 7 月 10 日 共 1 周 2015年 7 月 9 日 目 录  TOC \o 1-3 \h \z \u  HYPERLINK \l _Toc250558496 1 引言 1  HYPERLINK \l _Toc250558497 2 实验 2 2.1  HYPERLINK \l _Toc250558497 实验原理 2  HYPERLINK \l _Toc250558498 2.1.1基本原理 3  HYPERLINK \l _Toc250558499 2.1.2原理框图 3  HYPERLINK \l _Toc250558500  2.2各模块程序的设计 3  HYPERLINK \l _Toc250558501 2.2.1分频定时模块的设计 3  HYPERLINK \l _Toc250558502 2.2.2待测信号计数模块的设计 4  HYPERLINK \l _Toc250558503 2.2.3显示编译模块的设计  PAGEREF _Toc250558503 \h 8  HYPERLINK \l _Toc250558504 2.2.4顶层模块的设计  PAGEREF _Toc250558504 \h 12 .2.2.5 HYPERLINK \l _Toc250558497  封装图 15  HYPERLINK \l _Toc250558505 2.2.6.引脚锁定 15  HYPERLINK \l _Toc250558506 4 结论 17  HYPERLINK \l _Toc250558507 参考文献 18  HYPERLINK \l _Toc250558508 附 录 19  课程设计说明书 1 引言 数字频率计是通讯设备、计算机、电子产品等生产领域不可缺少的测量仪器。由于硬件设计的器件增加，使设计更加复杂，可靠性变差，延迟增加，测量误差变大。通过使用EDA技术对系统功能进行描述，运用VHDL语言，使系统简化，提高整体的性能和可靠性。采用VHDL编程设计的数字频率计，除了被测信号的整形部分，键输入和数码显示以外，其他都在一片FPGA上实现，从而让整个系统非常精简，让其具有灵活的现场更改性，在不改变硬件电路的基础上，进一步改进提高系统的性能，使数字频率计具有高速，精确度高，可靠性强，抗干扰等优点，为数字系统进一步的集成创造了条件。传统的硬件设计采用自下至上(bottom_up)的设计方法。这种设计方法在系统设计的后期进行仿真和调试,一旦考虑不周,系统设计存在较大缺陷,就有可能要重新设计系统,使设计周期大大增加。现代硬件设计利用电子设计自动化(EDA)技术,采用并行工程和自上至下(top_down)的设计方法,从系统设计入手,在顶层进行功能方框图的划分和结构设计,在方框图一级进行仿真和纠错,并用vhdl等硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,其对应的物理实现是专用集成电路(ASIC)。Vhdl即超高速集成电路硬件描述语言,主要用于描述数字系统的结构、行为、功能和接口。vhdl对设计的描述具有相对独立性,因此设计者可以不懂硬件结构,降低了硬件电路设计难度。以4位十进制数字频率计的设计来说明vhdl语言在现代硬件设计中的应用。信号频率计的测量有测频法和周期测量法。本文采用测频法,即直接计算每秒钟内信号脉冲的个数。 2 实验 2.1 简易数字频率计设计原理 设计内容： （1）设计四位十进制的简易数字频率计，对1HZ-10MHZ的方波信号进行测量； （2）测量的方波频率值要在4位数码管上进行显示； （3）根据不同的待测方波信号，频率计分为4个量程进行测量，四个量程分别为乘 1乘10，乘100，乘1000量程。 （4）此频率计要设有一个整体复位控制； 2.1.1基本原理 数字频率计的主要功能是测量周期信号的频率。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。 频率是单位时间（1