数字系统设计第1章.pptVIP

可编程逻辑器件及EDA技术 （数字系统设计）;大纲;1.1 EDA技术的主要特征; 半定制ASIC——约束性的版图设计方法，以牺牲芯片性能为代价来简化设计，缩短开发时间。分为门阵列设计法和标准单元设计法。应用空间：通信领域 可编程ASIC（可编程器件 ）——将掩模ASIC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起。应用空间：样品研制或小批量产品开发;当前的HDL——VHDL,1985年美国国防部正式推出 87版VHDL为初始硬件描述语言标准（IEEE STD 1076-1987）； 93版VHDL为进一步完善的硬件描述语言标准（ IEEE STD 1076-1993） 最新的VHDL标准是IEEE STD 1076-2001版 目前主流的设计工具可以很好地支持这些版本的VHDL设计。 EDA系统框架结构(Framework) 一套配置和使用EDA软件包的规范 目前主要的EDA系统框架结构 Cadence公司的Design Framework Mentor公司的Falcon Framework;特点 1遵守国际CFI组织制定的统一技术标准； 2将来自不同EDA厂商的工具软件进行优化组合，集成在一个易于管理的统一环境之下； 3支持任务之间、设计师之间以及整个产品开发过程中的信息传输与共享 ;1.2 EDA技术的设计方法 电路级设计 基于门级描述的单层次设计 流程 设计输入：确定设计方案，选择合适元器件，根据具体的元器件设计电路原理图 第一次仿真：检验设计方案在功能方面的正确性。包括数字电路的逻辑模拟、故障分析，模拟电路的交直流分析、瞬态分析。※必须要有元件模型库的支持。 PCB板的自动布局布线：仿真通过后，根据原理图产生的电气连接网络表再进行PCB板的自动布局布线;后仿真：检验PCB板在实际工作环境中的可行性。进行PCB后分析，其中包括热分析、噪声及窜扰分析、电磁兼容分析、可靠性分析等，并可将分析后的结果参数反标回电路图，进行第二次仿真;流程 系统划分：按照“自上而下”的方法 设计输入：采用VHDL语言状态图等方式描述系统，并编译成标准的VHDL文件。 功能仿真：检验系统功能设计的正确性。 综合优化：※将高层次描述转化为硬件电路的关键。对HDL源代码进行综合优化处理，生成门级描述的网络表 相应的厂家综合库。 适配前仿真：利用产生的网络表文件进行适配前的时序仿真。 适配：将综合后的网络表文件针对某一具体的目标器件进行适配，包括底层器件配置、逻辑分割、逻辑优化、布局布线。;适配后仿真：根据适配后的仿真模型，进行适配后的时序仿真，仿真结果能比较精确地预期实现所描述系统的未来芯片的实际性能。如果仿真结果达不到设计要求，就需要修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求 器件实现：将适配产生的器件编程文件通过编程器或下载电缆载入到目标芯片FPGA或CPLD中。;1.3 可编程逻辑器件简介 1.3.1从ASIC到FPGA/CPLD ASIC 专用集成电路 （Application Specific Integrated Circuit， ASIC） 相对标准集成电路而言，是设计者根据设计需求所设计的在特殊场合使用的集成电路。;标准集成电路 具有标准的芯片功能，可以在市场上购买到的通用器件。例如以下器件都属于标准集成电路。 1) 中央处理单元 (CPU) 2) 存储器（ DRAM 、 SRAM 、 ROM 、 EPROM 、 EEPROM） ;3) 计算机主板上的南北桥芯片 4) 显示卡上的绘图芯片 ;专用集成电路（ASIC） CPLD和FPGA的先驱，泛指面向专门用途或特定用户而设计制造的集成电路，是片上系统集成（SOC）的基础 1) 全定制 (Full Custom) 2) 半定制 ( Semi Custom) ·门阵列 ( Gate Array) ·标准单元 (Standard Cell) ·积木块 (Cell Based);ASIC实现 设计者根据ASIC厂商提供的标准单元库进行设计，ASIC厂商根据设计生产掩膜，最终制造出ASIC芯片。 实现方式： 门阵列 结构：外围部分是I/O单元，包含了输入和输出缓冲器，有限的晶体管，压焊盘等。内部是基本的逻辑单元或门电路，每个单元均由少量的晶体管组成。 ;门阵列上所有的晶体管在初始时并不连接，布局设计软件根据给定的设计方案 ,就会计算出哪些晶体管需要连接。ASIC厂商提供一些未连接的芯片，当设计完成，厂商只需对参与连接的金属层进行照相掩模，并加到芯片上，就可以生产出自己的芯片。 ;优点：内部电路工作速度快，电路密度高（具有百万个门电路密度的门阵列，其时钟频率能达到数百MHz）在一个芯片上可集成多个功能块，对需求量较大的产品来说，成本低廉。 缺点：ASIC的