实验1-门电路的逻嫉沫功能及测试.ppt

电子技术实验（Ⅱ） 实验一 门电路的逻辑功能及测试 门电路逻辑功能测试 异或门逻辑功能测试 逻辑门传输延迟时间测量 利用与非门控制输出 * * * * Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 实验内容 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 实验芯片介绍 实验原理 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1、测试门电路逻辑功能 实验操作 与非门的功能测试 1 L L H H 2 L H L H 3 电压（V） Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 实验操作 操作说明 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 2、异或门逻辑功能测试 实验操作 选用74LS86两只按图接线，测量并记录数据： 1 L H H H H L 2 L L H H H H 4 L L L H H L 5 L L L L H H A B Y Y电压(V) Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3、逻辑门传输时间的测试 实验操作 构成以下电路：输入200KHZ的连续脉冲，用双踪示波器测量输入输出相位差。计算每个门的平均延迟时间的TPD值。 注： Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 实验原理 平均延迟时间： 平均延迟时间的大小反映了TTL门的开关特性，主要说明门电路的工作速度。 导通延迟时间tPHL-从输入波形上升沿的中点到输出波形下降沿的中点所经历的时间。 截止延迟时间tPLH——从输入波形下降沿的中点到输出波形上升沿的中点所经历的时间。 与非门的传输延迟时间tpd是tPHL和tPLH的平均值。一般TTL与非门传输延迟时间tpd的值为几纳秒～十几个纳秒。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 4、利用与非门控制输出 实验操作 用一片7400构成以下电路，S接任何一个电子开关，用示波器观察S对输出脉冲的控制作用，记录波形图。 测试电路 图6-3－6（1）电路 图6-3－6（2）电路 控制端状态 S=0 S=1 S=0 S=1 输出Y 分析解释实验结果 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 注意事项 每次实验前先检查实验箱电源是否正常，然后选择实验用的集成电路芯片，按自己设计的实验接线图接好连线，特别注意Vcc(电源)及GND(地线)不能接错。线接好后经检查无误方可通电实验。实验中改动接线须先断开电源，接好线后再通电实验。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 实验目的、内容、画出逻辑电路图。 在电路图