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数字逻辑课程设计 学号：2012059090008 姓名：韩杰 4位二进制全加/全减器 任务和要求： 设计内容： 使用74LS83构成4位二进制全加/全减器。 设计要求： ①.列出真值表； ②.画出逻辑图； ③.用Verilog HDL进行仿真； 设计思路： Ⅰ.全加器的实现 （1）全加器是可以实现两个二进制数和低位进位相加的器件，和一般加法器不同之处就在于考虑了低位进位。 （2）四位加法器的实现： ①.先实现一位二进制的全加，然后通过级联，设计出四位二进制的全加器，但是这样的全加器由于后一级的和依赖于前一级的进位，所以器件的速度比较慢，效率低； ②.直接实现四位二进制的全加，每一位的和只与该位的加数和被加数有关，这样就会大大提高器件的速度和效率。 （2）74LS83是一个超前进位的四位加法器：（如下图） 由于74LS83具有超前进位的功能，所以可以直接用来做四位全加器，并且比一般的全加器速度要快、效率要高。 部分真值表为： A4A3A2A1B4B3B2B1CiD4D3D2D1Co000000000000000000000010001000010001000100000100011001100010001000100000100010101010001100110011000011001110111001110111111110……………………………………Ⅱ.全减器的实现： 全减器是两个二进制的数进行减法运算时使用的一种运算单元。最简单的全减器是采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。 （2）74LS83运算减法，即“被减数-减数=差”，所以可以通过和的形式来实现，即“被减数+（减数相反数）=差”，只要通过减数构造出减数的相反数即可。 减法器部分真值表为： A4A3A2A1B4B3B2B1D4D3D2D1000000000000000100010000001000010001001100010010001100100001010000000100001000100000………………………………三．设计方案： （1）由于用一片74LS83来实现全加器和全减器，所以可以增加一个控制输入，来控制选择功能。当控制输入为1时，电路实现全减器的功能；控制输入为0时，电路实现全加器的功能。 （2）关于全减器实现的问题，可以用A4A3A2A1+(-B4B3B2B1)，而相反数可以用补码的形式来实现，即。当控制输入为1时，电路实现全减功能，所以，1可以通过Control+Ci来实现；并且B端输入可以通过ControlBi来实现，这样，当Control=1时，B端输入就是。 所以，设计的电路图为： 四．Verilog HDL代码： （1）一位全加器的Verilog代码： module fa1(a,b,ci,s,co ); input a,b,ci; output s,co; reg s,co; reg g,p; always@ ( a or b or ci ) begin s = (a ^ b) ^ ci; g=ab; p=a|b; co=p(g|ci); end endmodule 四位全加器的Verilog代码： module fa4(a,b,c0,s,c4 ); input[4:1] a,b; input c0; output[4:1] s; output c4; wire[3:1] c; fa1 u0(a[1],b[1],c0,s[1],c[1]); fa1 u1(a[2],b[2],c[1],s[2],c[2]); fa1 u2(a[3],b[3],c[2],s[3],c[3]); fa1 u3(a[4],b[4],c[3],s[4],c4); endmodule 综合Verilog代码（即74LS83）： module fafs(A,B,Control,C0,S,C4); input[4:1]