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ii) Linear Region, VDS ? ?(0.1V) IDS=?(VGS-VT)VDS iii) Saturation Region MOSFET 称为平方律器件 ?= ?n CoxW/L, 式中 ?n ? SPICE模型 SPICE电路仿真器 Univ. of Berkeley 模型发展历史 Spice模型典型参数提取流程 MPE工具下典型提取界面 模型参数提取最坏情况分析 极端Corner ?-based design rule : all dimensions rep. as integer times ?, scalable. ex. Mead-Conway rule, MOSIS rev. 4-6 ??m-based design rule : some dimensions are not scalable. ex. Most company(foundry), MOSIS rev.7 mixed(?+?) design rule 3 types of design rules FEOL(Front End of the Line) BEOL(Back End of the Line) ; metal interconnect Glass layer 温度效应 VT绝对值随温度的增加而减小，对高基底掺杂器件，近似为 对低基底掺杂器件，近似为 IDS随温度的增加而增加 但是IDS的增加也为迁移率μ的减小所抵消 电子：α ≈1.5；空穴： α ≈1.0 ? IDS ∝ T -a 热载流子效应(Hot Carrier Effect (HCE)) 给定漏压下，随着L的减小，漏端有效电场饱和增加，电子获得足 够的能量变得“hot” 热电子离开硅、隧穿到栅氧层造成拥堵，导致NMOSFET VTn增 加，PMOSFETVTp降低：阈值漂移 (threshold drift) 至少需要E(electric field) ? 104 V/cm = 1V/?m的电场 可造成可靠性问题，引起晶体管性能衰退，导致电路失效 现代MOSFET器件的改善方法: 减小供电电压 LDD(Lightly-Doped Drain) MOSFET，可有效减小近漏结电场 n+ n+ n+ n+ n- LDD-MOSFET Vd Id Vg=2.5V Before Stress After Stress After Stress (S-D exchange) HCE引起器件性能衰退 Latchup CMOS中存在寄生的双极晶体管，形成SCR结构 该结构一旦触发，可在VDD和GND之间形成通路，造成芯片 毁坏，或系统失效，只能断电解决 i) When Rnwell = Rpsubs = 0 latch-up is impossible iii) When 0 Rnwell, Rpsubs ? ?n? ?p ? ? (? 1) causes trouble ii) When Rnwell = Rpsubs = ? ?n? ?p ? 1 causes latch-up Rwell 和 Rsub 应最小化来避免latchup 多用阱和基底接触，紧挨着放置在器件的源接触处 对于高电流或者高灵敏度器件，如I/O驱动，应放置guard ring进行环绕 Latchup 保护 用于MOSFET的SPICE 模型 Level=1,2,3 BSIM1 BSIM2 BSIM3 BSIM4/5 MOS9 Level=28 (MBSIM) 1st. Gen. 2nd Gen. 3rd. Gen. - Bias Dependence - Inverse Geometry Dependence Accurate Non-Convergence Non-Physical - Physical Model Upgrade(Unified Model) Accurate Continuous - Physical Model Poor Accuracy Inefficient 1st Generation Models(Level 1, 2, 3) 简单的物理基模型 几乎无法用于电路级仿真 2nd Generation Models(BSIM1, BSIM2, Level 28(MBSIM)) 复杂、经验基模型 为有效进行电路仿真提供了数学条件 基于多项式函数构建 3rd Generation Models(BSIM3, MOS9, BSIM4) 物理基＋经验模型 数学函数平滑、连续，很好适用于微米尺度