计算机组成原理﹝4.2半导体存储原理及存储芯片﹞-2010.pptVIP

4.2 半导体存储原理及存储芯片 目前，几乎所有的主存储器都采用半导体存储芯片构成。 F1ash Memory的读写原理： DRAM的研制与发展 1. 增强型DRAM（EDRAM） 增强型DRAM（EDRAM）改进了CMOS制造工艺，使晶体管开关加速，其结果使EDRAM的存取时间和周期时间比普通DRAM减少一半，而且在EDRAM芯片中还集成了小容量SRAM cache。 2. Cache DRAM（CDRAM） 其原理与EDRAM相似，其主要差别是SRAM cache的容量较大，且与真正的cache原理相同。在存储器直接连接处理器的系统中，cache DRAM可取代第二级cache和主存储器（第一级cache在处理器芯片中）。CDRAM还可用作缓冲器支持数据块的串行传送。 DRAM的研制与发展 3. EDO DRAM（EDRAM） 扩充数据输出（extended data out，简称EDO），它在完成当前内存周期前即可开始下一周期的操作，因此能提高数据带宽或传输率。 4. 同步 DRAM（SDRAM） 典型的DRAM是异步工作的，CPU送地址和控制信号之后，等待存储器的内部操作完成，此时CPU不能做别的。 SDRAM与CPU之间的数据传输是同步的，CPU送出地址和控制信号后，经过已知数量的时钟后，SDRAM完成内部操作，此期间，CPU可以做其他的工作，而不必等待。 DRAM的研制与发展 5. Rambus DRAM（RDRAM） Rambus公司研制，着重提高存储器频率带宽。 RDRAM与CPU之间通过专用的RDRAM总线传送数据，而不是常用的RAS、CAS、WE、CE信号。 采用异步成组数据传输协议，开始时需要较大的存取时间（例如48ns），以后可达500MB/s的传输速率。 Rambus得到Intel公司的支持，其高档的Pentium III 处理器采用Rambus DRAM结构。 DRAM的研制与发展 6. 集成随机存储器（IRAM） 将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序等。片内还附加有测试电路。 7. ASIC RAM 根据用户需求而设计的专用存储器芯片，它以RAM为中心，并结合其他逻辑功能电路。 例如，视频存储器（video memory）是显示专用存储器，它接收外界送来的图像信息，然后向系统提供高速串行信息。 哈尔滨工程大学计算机科学与技术学院 姚爱红 2010秋季学期 * 哈尔滨工程大学计算机科学与技术学院 姚爱红 2010秋季学期 工艺 双极型 MOS型 TTL型 ECL型 速度很快、 功耗大、 容量小 电路结构 PMOS NMOS CMOS 功耗小、 容量大 工作方式 静态MOS 动态MOS （静态MOS除外） 半导体存储器的分类 存储信息原理 ? 静态存储器SRAM ? 动态存储器DRAM (双极型、静态MOS型): 依靠双稳态电路内部交叉反馈的机制存储信息。 (动态MOS型): 依靠电容存储电荷的原理存储信息。 功耗较大,速度快,作Cache。 功耗较小,容量大,速度较快,作主存。 半导体存储器的分类（续） 4.2.1 双极型存储单元与芯片 双极型存储器有TTL型与ECL型两种，工作速度快，但功耗大、集成度较低，适于做小容量快速存储器，如高速缓冲存储器或集成化通用寄存器组。 存储单元 存储芯片 4.2.2 静态MOS存储单元与芯片 1.六管单元 （1）组成 T1、T3：MOS反相器 Vcc 触发器 T3 T1 T4 T2 T2、T4：MOS反相器 T5 T6 T5、T6：控制门管 Z Z：字线，选择存储单元 位线，完成读/写操作 W W W、 W： （2）定义 “0”：T1导通，T2截止； “1”：T1截止，T2导通。 （3）工作 T5、T6 Z：加高电平， 高、低电平，写1/0。 （4）保持 只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，故称静态。 Vcc T3 T1 T4 T2 T5 T6 Z W W 导通，选中该单元。 写入：在W、W上分别加 读出：根据W、W上有无 电流，读1/0。 Z：加低电平， T5、T6截止，该单元未选中，保持原状态。 静态单元是非破坏性读出，读出后不需重写。 地址端： 2114（1K×4） 1 9 10 18 A6 A5 A4 A3 A0 A1 A2 CS GND Vcc A7 A8 A9 D0 D1 D2 D3 WE A9～A0（入） 数据端： D3～D0（入/出） 控制端： 片选CS = 0 选中芯片 = 1 未选中芯片 写使能WE = 0 写 =