半导体集成电路第4章–版图设计及举例.ppt

第四章 版图设计 内容提要 1：版图设计的基本流程 、基本概念 2：IC中元件的版图设计 3：六管单元TTL“与非门”版图设计举例 版图设计的基本流程 、基本概念 设计程序大体如下： 4-1 版图设计的一般程序 版图设计的任务：按照电路参数的要求，在给定的电路及工艺条件下，依据一定的规则，设计出电路中每个元件的图形及尺寸，然后排版、布线，完成整个版图。 对于一个生产单位，工艺条件相对稳定，版图设计的好坏直接影响电路的参数及成品率。因此，版图设计是生产厂家一直主要的任务。通常，版图的设计需通过多次的试制与修改过程。 版图设计的一般程序 一、电路的模拟实验及理论分析 二、工艺设计 工作的任务： 1、充分了解生产厂家的工艺水平。 制版与光刻 外延与扩散 封装及管壳 集成度与成品率 2、根据实际工艺水平及电路需要，选择一套适当 的生产工艺。 3、确定每一套工序的工艺要求。 五、划分隔离区 目的：实现电路中各个元件的电隔离 规则： 1、集电极等电位的NPN管可共用一个隔离区（基极 等电位的PNP管可共用一个隔离区） 2、二极管按晶体管原则处理。 3、原则上，所有硼扩散电阻可共用同一隔离区。 4、当集电极电位高于硼扩散电阻的电位时，晶体管 与电阻可置于同一隔离区。 5、在不违反上述规则的前提下，划分隔离区可以灵 活掌握，以便于排版与布线。 4-2 基本尺寸的确定 基本尺寸包括掩膜图形的最小线条宽度和最小间距，与制版和光刻精度直接相关。 一、掩膜图形最小线宽： a：能在硅平面上显现出清晰线条的最小版图设计 线宽。 b：能保证在硅平面上显现清晰线条的最小版图设 计线宽。 前者表示所能达到的工艺水平，后者表示保证一定成品率前提下所能达到的工艺水平。 最小掩模线宽可根据实际的工艺确定。 对TTL一般4~10um 1、掩膜对准容差 图形实际位置与设计位置之间的统计平均误差。包含掩膜容差（制版）及光刻对准容差。 制版：a、版的线宽误差 ±0.5 b、位置及套准误差 ±1.1 c、工作版复印误差 ±0.1 光刻：d、光刻照相误差 ±1.8 e、对准误差 ±1.0 掩膜对准容差为前5项之和 ±4.5μm。 两次掩膜对准容差 2、横向扩散： 横向扩散也造成图形位置的偏差，一般取0.8x j 3、耗尽层宽Wd 耗尽区既不是N区，也不是P区，显然考虑图形位置时，应加上耗尽区的影响。 4、最小间距Gmin 考虑全部位置不确定因素，且均朝最坏情况下取值后，图形之间保留的最小距离，含有设计余量意思。 考虑一个最小面积晶体管 假定器件设计规划： 最小图形尺寸 8×8 铝条最小宽度 10 铝条最小间距 10 最小间距Gmin 1 掩膜对准容差 △WMAT ±4.5 两次掩膜对准容差△WMAT-2 ±5.5 下面来推导最小面积晶体管尺寸 1、WE孔 射极接触孔 取最小尺寸 2、DE-E孔 射极孔到射区扩散窗口边缘间距 △WMAT-0.8xje+WdE-E+Gmin 3、DE-B 射区窗口到基区窗口间距 △WMAT+0.8xje-0.8xjc+Wde-B+Wdc-B+Gmin 4、DE-B 射区窗口到基区孔间距 △WMAT+0.8xje+Wde-B+Gmin 5.WB孔 基极接触孔宽 取最小尺寸 6、DB-B孔 基区窗口到基极孔间距 △WMAT-2－0.8xjc+Wdc-B+Gmin 7、DB-I 基区窗口到隔离窗口间距 △WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin XjI~125%Wepi-MAX 8、Dc-B n+集电极窗口到基区窗口间距 △WMAT+0.8xjc+0.8xje+Wdc-c+Gmin 9.Wc孔 集电极n+孔宽 可取最小尺寸 10、Dc-