数字逻辑课件第七章一般时序.pptVIP

* 第七章 一般时序电路的设计 7.1 一般时序电路设计的步骤 7.2 建立原始状态图和状态表 7.3 状态化简 7.4 状态分配 7.5 Verilog HDL建模和仿真 7.1 一般时序电路设计的主要步骤 1）根据文字叙述的逻辑功能或时间波形图建立原始 状态图和状态表； 2）状态化简，消去多余状态，得到最简状态表，又 称最小化状态表； 3）状态分配，对用文字或符号表示的状态进行编码； 4）本课程要求用Verilog HDL建模； 5）在EDA平台进行仿真验证（不做考核要求） 7.2 建立原始状态图和状态表 充分考虑输入输出的各种状态，“宁多勿漏”。有两种常用的方法： 1）直接状态指定法。 根据文字描述的设计要求，假设一个初态，从这个初态出发，每加入一个输入，就确定其次态，该次态可能是现态本身、另一个已有状态、需新增状态。重复上述过程，直到每一个现态向次态的转换都已确定且不再产生新的状态。 2）信号序列法。 根据逻辑要求，先列出输入和输出的信号序列，并用箭头标出各信号间的后续关系，再画出状态图。 ● 序列检测器 常见时序电路设计的举例： ● 串行加法器 ● B码识别器和双向可逆分配器 ● 非法码检测、串行代码转换 7.2.1 序列检测器 功能描述： 序列检测器有固定