高俊祥《计算机组成原理》04 存储器.pptVIP

3 存 储 器 3.1 概 述 3.2 主存储器 3.3 高速缓冲存储器 3.5 辅助存储器 * 有冲突读写过程 3. 单体多字系统 W位 W位 W位 W位 W位 地址寄存器 主存控制器 . . . . . . 单字长寄存器 数据寄存器 存储体 增加存储器的带宽 2. 先入先出存储器FIFO 两套数据总线：一端输入另外一端输出 无地址总线，用时钟控制读写 4. 多体并行系统 (1) 高位交叉 M0 … … M1 … … M2 M3 … … … … 3.2 体内地址 体号 体号 地址 00 0000 00 0001 00 1111 01 0000 01 0001 01 1111 10 0000 10 0001 10 1111 11 0000 11 0001 11 1111 顺序编址 M0 … … M1 … … M2 M3 … … … … 3.2 　体号 体内地址 地址 0000 00 0000 01 0000 10 0000 11 0001 00 0001 01 0001 10 0001 11 1111 00 1111 01 1111 10 1111 11 (2) 低位交叉 各个体轮流编址 3.2 M0 地址 0 4 … … 4n－4 M1 1 5 … … 4n－3 M2 2 6 4n－2 M3 3 7 4n－1 … … … … 地址译码 体号 体内地址 体号 (2) 低位交叉 各个体轮流编址 低位交叉的特点 在不改变存取周期的前提下，增加存储器的带宽 时间 单体 访存周期 单体 访存周期 3.2 启动存储体 0 启动存储体 1 启动存储体 2 启动存储体 3 3.2 设四体低位交叉存储器，存取周期为T，总线传输周期为τ。 连续读取 4 个字所需的时间为 T＋(4 －1)τ (3) 存储器控制部件（简称存控） 易发生丢失的请求源，优先级最高,如外设 严重影响 CPU工作的请求源，给予 次高 优先级，如写操作 3.2 控制线路 排队器 节拍 发生器 Q Q CM 来自各个请求源 … 主脉冲 存控标记 触发器 3.2 5.高性能存储芯片 (1) SDRAM (同步 DRAM) 在系统时钟的控制下进行读出和写入 CPU 将地址与控制信号送入锁存器，无须等待 DDR Double Data Rate SDRAM (2) 带 Cache 的 DRAM 在 DRAM 的芯片内 集成 了一个由 SRAM 组成的 Cache ，有利于 猝发式读取 一、概述 1. 问题的提出 避免 CPU “空等” 现象 CPU 和主存（DRAM）的速度差异 缓存 CPU 主存 容量小 速度高 容量大 速度低 程序访问的局部性原理 2. Cache 的工作原理 (1) 主存和缓存的编址 主存和缓存按块存储 块的大小相同 B 为块长 ~ ~ ~ ~ … … 主存块号 主存储器 0 1 2m－1 字块 0 字块 1 字块 M－1 主存块号 块内地址 m位 b位 n位 M块 B个字 缓存块号 块内地址 c位 b位 C块 B个字 ~ ~ ~ ~ … … 字块 0 字块 1 字块 C－1 0 2 2c－1 标记 Cache 缓存块号 3.3 字块 2 字块 2 2 1 (2) 命中与未命中 缓存共有 C 块 主存共有 M 块 M C 主存块 调入 缓存 主存块与缓存块 建立 了对应关系 命中 未命中 主存块与缓存块 未建立 对应关系 主存块 未调入 缓存 3.3 (3) Cache 的命中率 CPU 欲访问的信息在 Cache 中的 比率 命中率 与 Cache 的 容量 与 块长 有关 一般每块可取 4 ~ 8 个字 块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉 块长取 16 个存储字 IBM 370/168 4体交叉 块长取 4 个存储字 （64位×4 = 256位） 3.3 (4) Cache –主存系统的效率 效率 e 与 命中率 有关 设 Cache 命中率 为 h，访问 Cache 的时间为 tc ， 访问 主存 的时间为 tm 3.3 则 e = × 100% tc h × tc+ (1－h)× tm 访问 Cache