《数字电子技术基础第二版》9.3数字系统综合设计.pptVIP

9.3 直接数字合成技术（DDS） 上页 下页 后退 模拟电子 数字电子技术基础 上页 下页 返回 DDS由全数字电路构成，易于集成，在通信系统的各个领域得到广泛应用，特别适合在移动通信和跳频扩频通信领域使用。 1971年，J．Tierney首次提出了直接数字频率合成（DDS）技术，但由于DDS全数字化的特点，直到80年代末90年代初才掀起对DDS谱质的研究热潮。 DDS是一种新兴的频率合成技术，具有频率分辨率高、频率改变快捷、频率稳定性好等优点 9.3.1 直接数字频率合成技术的原理 DDS原理图 工作原理： 矢量围绕相位圆旋转，相应的输出波形也就产生了。矢量旋转一周，对应产生正弦波的一个完整周期。 首先将正弦波的输出看作为一个围绕相位圆的旋转矢量。 相位圆上的每一点均对应输出正弦波形上的一个特定点。 相位圆的离散点数由相位累加器的分辨率决定。一个nbit的累加器在相位圆上有2n个点。 图中相位累加器用于完成矢量绕相位圆的线性运动。 δ相位寄存器（M）中的数值表示DAC两次转换（刷新）之间的跳动步长。 δ相位寄存器指使相位累加器以系统时钟频率每次在相位圆上跳跃M个点。 M是存于δ相位寄存器中的数，fR为时钟频率，n为相位累加器的分辨率。 那么，围绕相位圆的旋转频率，即系统输出频率fo为： fo=1/To=1/((2n/M)×TR)=1/((2n/M) ×(1/fR))=(M×fR)/2n 系统的频率分辨率为fR/ 2n 通过改变累加器的输入可以方便的调整输出信号的频率，而且选用晶振作为高频的时钟信号可以使输出信号频率稳定。 DDS原理的核心就是一个加法器和寄存器构成的一个累加器。 随着加法器输入数据的增加，累加的步距变大，输出的频率变高。 相关计算： DDS输出频率fo、和参考时钟fR 、相位累加器长度n以及频率控制字M的关系为： DDS的频率分辨率为： DDS最高输出频率为 采用的晶振为fR=1MHz，相位累加器长度n取32位，则频率控制字M为： 频率的最小分辨率即最小步进为： 这样完全可以实现步进1Hz甚至更小。 当fo=1Hz时，M＝4295＝10C7H。对于步进1Hz，△M＝4295＝10C7H。 9.3.2 DDS信号发生器设计 （1）实现DDS信号发生器的VHDL程序 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity DDS32 is Port ( CLK : in STD_LOGIC; RST : in STD_LOGIC; FreqCtrl : in STD_LOGIC_VECTOR (26 downto 0); DigitalWaveOut : out STD_LOGIC_VECTOR (7 downto 0)); end DDS32; architecture Behavioral of DDS32 is signal BData32 : STD_LOGIC_VECTOR (31 downto 0); signal ACC : STD_LOGIC_VECTOR (31 downto 0); type memory is array(0 to 31) of STD_LOGIC_VECTOR(7 downto 0); signal WaveData : memory := ( 1001100011000110, 1110100111111100,1111110011101001,1100011010011000,0110011000111000,0001010100000010,0000001000010101,0011100001100110); begin Bdata32(26 downto 0) = FreqCtrl; Bdata32(31 downto 27) = 00000; process(CLK) begin -------------generate addr------------------------------------------------------- if CLKeven