《集成电子技术》10_9用vhdl语言描述时序电路.pptVIP

* HIT集成电子技术电子教案------用VHDL语言描述时序电路 10.9 用VHDL语言描述时序电路 10.9.1 用VHDL语言描述同步计数器 例10.9.1：有一个同步计数器，它的功能表如下， 试用VHDL语言描述该计数器。 描述count12en结束 END count12en; 输出qa,qb,qc,qd是逻辑变量 qa,qb,qc,qd:OUT STD_LOGIC); 输入clk,clr,en是逻辑变量 PORT(clk,clr,en:IN STD_LOGIC; 计数器count12是一个实体 ENTITY count12en IS 使用IEEE中的UNSIGNED库 USE IEEE.STD_LOGIC_UNSIGNED.ALL; 使用IEEE中的STD库 USE IEEE.STD_LOGIC_1164.ALL； IEEE库 LIBRARY IEEE; 如果clr=’1’ IF(clr=’1’) THEN 流程 PROCESS(clk,clr) BEGIN 计数器中的qd是3位 qd= count_4(3); 计数器中的qc是2位 qc= count_4(2); 计数器中的qb是1位 qb= count_4(1); 计数器中的qa是0位 qa=count_4(0); BEGIN 四位计数器位数从3到0 SIGNAL count_4:STD_LOGIC-VECTOR (3 DOWNTO 0) 构造一个十二进制计数器 ARCHITECTURE rtl OF count12en IS END IF; END IF; END PROCESS; END rtl; END IF; 否则计数器加1 Count_4= count_4+”0001”; ELES 那么计数器返回初态0000 Count_4=”0000”; 且4位计数器的状态是1011 IF(count_4=”1011”) THEN 如果使能端EN=1 IF(en=’1’) THEN 时钟有个事件,且clk=1,即上升沿动作 ELSIF(clk’EVENT AND clk=”1”) THEN 计数器清零 count_4=”0000”; 10.9.2 用VHDL语言描述异步计数器 信号q是逻辑变量 SIGNAL q_in:STD_LOGIC; 构造一个dff ARCHITECTURE rtl OF dffr IS 描述结束 END dffr; 输出q,qb是输出逻辑变量 q,qb:OUT STD_LOGIC); 输入clk,clr,d是逻辑变量 PORT(clk,clr,d:IN STD_LOGIC; dff是一个实体 ENTITY dffr IS 使用IEEE中的STD库 USE IEEE.STD_LOGIC_1164.ALL； IEEE库 LIBRARY IEEE; END rtl; END PROCESS; END IF; d向q赋值 q_in=d; 时钟上升沿来到 ELSIF(clk’EVENT AND clk=’1’) THEN 计数器清零 q_in=’0’; 如果clr=’1’ IF(clr=’1’) THEN 流程 PROCESS(clk,clr) BEGIN q是q q= q_in; qb是q非 qb=NOT q_in; BEGIN q,qb:OUT STD_LOGIC); PORT(clk,clr,,d:IN STD_LOGIC; COMPONENT dffr SIGNAL count_in_bar:STD_LOGIC_VECTOR (7 DOWNTO 0); 构造异步计数器 ARCHITECTURE rtl OF rplcont IS 描述结束 END rplcont; count:OUT STD_LOGIC_VECTOR