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陈涛后端面试总结 ：后端 面试 陈涛 芯片后端笔试 java后端面试题 python后端开发面试题 篇一：陈涛后端面试总结_v1 @@1、下面是第一个真正的问题： Why power stripes routed in the top metal layers? 为什么电源走线选用最上面的金属层？ 难度：1 1.高层更适合global routing.低层使用率比较高，用来做power的话会占用一些有用的资源， 比如std cell 通常是m1 Pin 。 2. EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。顶层金属通常比较厚，可以通过较大的电流 3.一般ip占用的层次都靠近下几层，如果上层没有被禁止routing的话，top layer 可以穿越，低层是不可能的，并且高层对下层的noise影响也小很多。 @@2、Why do you use alternate routing approach HVH/VHV (Horizontal-Vertical-Horizontal/ Vertical-Horizontal-Vertical)? 为什么要使用横竖交替的走线方式？ （感觉这个问题比较弱智，但是号称是intel的面试问题，晕！我憧憬和向往的圣地啊！！！） 难度：1 老是简单的问题比较无趣，问一个貌似简单，但是不容易回答完整的 1.有效利用布线资源，更利于布线 2．线间干扰最小 @@3、How to fix x-talk violation？ 如何解决线间干扰？ 难度：4 （关于难度的定义，在第一题里面） （应该至少有5大类解决办法，wire spacing, shielding, change layer之类的只算其中1类） 1．增加受害网络的驱动能力upsize victim driver减小侵害网络的驱动能力 2．Double witch ，double spacing，wire shileding 3．Insert buf in victim net 4．Victim的输入端改成hi-vth cell ，hi-vth保证了再小纹波干扰下不发生翻转 5．改变timing windows @@4、What are several factors to improve propagation delay of standard cell? 哪些因素可以影响标准单元的延迟？难度：3 答案应该包括 1） PVT 2）input transition， output load 3）Vth @@5、What would you do in order to not use certain cells from the library?如何禁止使用库里面的某些单元？难度：1 禁用就用set_dont_use禁止修改就用set_dont_touch @@6、During the synthesis, what type of wire load model are often used? 做RTL综合时，经常使用的wire load model有哪几种？难度：2 注意：问题是wire load model，不是wire load mode，也不是delay model 答案： 1）zero wire load model 2）基于fanout的传统 WLM 3）基于物理位置（距离）的wire load model，在Cadence的RC中叫PLE，Synopsys叫DC Ultra Topographical 附加问题： What types of delay model are used in digital design? (数字IC设计中有多少种类型的delay model) 答案：NLDMCCS ECSM 还有一个现在基本不用了的—LDM @@7、How delays are characterized using WLM (Wire Load Model)?使用一般的WLM （不是zero WLM，也不是按照物理位置算的DCT），DC是如何计算delay的？难度：2 DC在计算延时的时候，net的rc就要根据所选取的wrie load model来计算， 计算时和输出的fanout决定 以smic13的smic13_wl10为例 wire_load(smic13_wl10) { resistance : 8.5e-8; capacitance : 1.5e-4; area : 0.7; slope : 66.667; fanout_length (1,66.667); 根据fa