VERILOG语言编写规范精选.docxVIP

VERILOG语言编写规范 1 目的 本规范的目的是提高书写代码的可读性 可修改性 可重用性，优化代码综合和仿真结果，指导设计工程师使用VerilogHDL规范代码和优化电路 ，规范化公司的ASIC设计输入 从而做到 1. 逻辑功能正确 2.可快速仿真 3. 综合结果最优 如果是hardware model)4. 可读性较好。 2 范围 本规范涉及Verilog HDL编码风格， 编码中应注意的问题， Testbench的编码等。 本规范适用于Verilog model的任何一级（ RTL behavioral, gate_level)， 也适用于出于仿真，综合或二者结合的目的而设计的模块。 3 定义 Verilog HDL ： Verilog 硬件描述语言 FSM ： 有限状态机 伪路径 ： 静态时序分析（ STA） 认为是时序失败， 而设计者认为是正确的路径 4 引用标准和参考资料 下列标准包含的条文 通过在本标准中引用而构成本标准的条文 在标准出版时 所示版本 均为有效 所有标准都会被修订 使用本标准的各方应探讨 使用下列标准最新版本的可能性 Actel HDLCoding Style Guider Sun Microsystems Revision 1.0 VerilogStyle and Coding Guidelines 5 规范内容 5.1 Verilog