数字电路与逻辑设计（孙彩堂）时序电路-06B-基础语法-顺序语句.pptVIP

* * * * * * * 一、时序逻辑电路分析 6-4 VHDL时序逻辑电路分析及设计 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE ieee.std_logic_arith.ALL; ENTITY counter IS PORT( clk: in STD_LOGIC; q: buffer STD_LOGIC_vector(3 downto 0)); END counter; 例1.试分析下述VHDL时序电路功能 ARCHITECTURE a OF counter IS BEGIN process(clk) begin if (clkevent and clk=1) then q = q+1; end if; end process; END a; 顺序语句 （1）Process语句 （2）If-Else语句 （3）Case-When语句 （4）Null语句 （5）For-Loop语句 （6）Wait until语句 （7）变量赋值语句 （8） Procedure（过程）调用语句 并列语句 语