数字电路与逻辑设计（孙彩堂）时序电路-06C-时序电路VHDL设计典型实例.pptVIP

library ieee; use ieee.std_logic_1164.all; ENTITY shifter IS PORT( din : in std_logic; reset, clk : in std_logic; QA,QB,QC,QD : buffer std_logic); END shifter; ARCHITECTURE behave OF shifter IS BEGIN Process (reset,clk) Begin if(reset=1) then QA=0; QB=0; QC=0; QD=0; else if (clkEvent and clk = 1) then QA=din; QB=QA; QC=QB; QD=QC; end if; end if; end process; End behave; （4）“状态机”概念及设计 我们可以用输入信号X和电路状态Q来描述时序电路的逻辑功能，这时时序电路称为 状态机（State Machine）。 根据输出信号和输入信号以及电路状态的关系，状态机可以分为两种：穆尔（Moore）型和米利（Mealy）型。 Y=F