第6章 寄存器与计数器17955.ppt

6.2.1 异步n位二进制计数器 2.异步n位二进制计数器 其构成具有一定的规律： (a)异步n位二进制计数器由n个触发器组成，每个触发器均接成T′触发器。 (b)各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和触发器的边沿触发方式（上升沿或下降沿）共同决定 。 2. 异步非二进制计数器 构成方式与上述3进制计数器一样，即采用“反馈清零”法。 6.3 同步N进制计数器 主要内容： 同步2位二进制加、减计数器电路 同步3位二进制加、减计数器电路 同步n位二进制计数器电路的构成方式 同步5进制加计数器电路 同步10进制加法计数器电路 6.3.1 同步n位二进制计数器 1.同步2位二进制计数器 2.同步3位二进制计数器 3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下： （a）同步n位二进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器的输入信号J0＝K0＝1，其它触发器的输入信号由计数方式决定。 6.3.2 同步非二进制计数器 同步非2n进制计数器的电路构成没有规律可循， 可采取“观察”法，其具体构成过程见书p158 6.4 集成计数器 主要内容： 同步二进制加计数器74LS161的逻辑功能 同步十进制加/减计数器74LS192的逻辑功能 异步二进制加法计数器74LS93的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS90构成小于十的任意进制8421BCD码加计数器 采用74LS90构成小于十的任意进制5421BCD码加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器 6.4.1 集成同步二进制计数器 其产品多以四位二进制即十六进制为主，下面以典型产品 74LS161为例讨论。 思考：如何用8选1数据选择器74151和四位二进制计数器74161设计序列信号发生器。序列信号左位在先） （在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，通常把这种串行的数字信号叫做序列信号。产生序列信号的电路称为序列信号发生器。） 6.4.2 集成同步非二进制计数器 74160功能表 集成同步可逆计数器 以典型产品 74LS192为例讨论。 6.4.3 集成异步二进制计数器 集成异步二进制计数器在基本异步计数器的基础上增加了一些辅助电路，以扩展其功能。典型产品是74LS93。 6.4.4 集成异步非二进制计数器 其典型产品是74LS90（或74LS290，两者的逻辑功能相同，但引脚图不同），它的内部电路及引脚图如图所示。 工作原理分析 6.4.5 集成计数器的扩展 将两片计数器（分别为模n和模m）相串接，可扩展为N = n×m 的计数器。在此基础上再利用前面介绍的反馈清零或反馈置数的方法，可构成小于N = n×m 的任意进制计数器。 例6-8 用两片74LS161构成 256进制加法计数器。 解：74LS161有专门的进位信号RCO，每片接成十六进制，两片之间串接方式有两种： 注意：如果直接将低位片的进位信号RCO作为高位片的时钟脉冲，则当第15个计数脉冲到来后，低位片输出状态将变成1111，使其RCO由0变为1，高位片就开始计数一次。这时，虽然仍是256进制计数器，但计数状态顺序发生了变化。下面的时序波形图清楚地说明了这一点。 解：首先将两片74LS161串接构成256进制加法计数器，然后在此基础上采用“整体反馈清零”或“整体反馈置数”方法构成小于256的任意进制加法计数器。 例6-9 用两片74LS161构成204进制加法计数器。 图6-45 例6-9：60进制加法计数器 例6-10 用两片74LS90构成8421BCD码的60进制加法计数器。 解：首先将每片74LS90连接成8421BCD码的10进制计数器，然后将低位片的进位信号QD送给高位片的CPA，从而串接成100进制计数器。 在此基础上，采用“整体反馈清零”或“整体反馈置数”方法构成小于100的任意进制计数器。 6.4.6 集成计