基带中射频控制接口方案22.docx

基带中射频控制接口——射频侧接口规范（1）接口类型DB15（2）引脚定义引脚定义1RX_EN2TX_EN3NC4NC5GND6NC7NC8GND9NC10S_EN_AGC11GND12S_DAT13S_EN_AFC14S_EN_APC15S_CLK（3）电平标准 3.3V TTL（4）接口时序参见GBIT项目文档基带中射频控制接口——基带侧接口规范（1）接口类型GPIO接口 40pin（2）引脚定义●引脚选取原则：（i）DE3上GPIO0和GPIO1未被NET板占用（或者被NET工程定义而未使用且为DE3板上FPGA的输出）的引脚；（ii）GPIO选用引脚做基带中射频控制引脚后NET高清视频业务正常播放；（iii）输出电平稳定由于HSTCA接NET板，而NET板的供电电平必须为2.5V，所以GPIO高电平也是2.5V输出。●下面是满足（i）（ii）条件的GPIO引脚：GPIO引脚命名pin位置高低电平输出GPIO_B_R_GND --J14-23, 2.491v/0.012vB_R_S_CLK --J14-8, 2.491v/0v B_R_TX_EN--J14-6, 2.491v/0v B_R_RX_EN --J14-5, 2.491v/0.012vB_R_S_EN_AFC --J13-39, 2.491v/0v B_R_S_EN_APC --J13-8, 2.491v/0v B_R_S_EN_AGC --J13-4， 2.491v/0v B_R_S_DATA--J13-2， 2.491v/0v GPIO_B_R _MD1--J13-21， 2.438v/0.538vGPIO_B_R_MD2 --J13-19， 2.438v/0.538v从上面可以看出，前8个GPIO口高电平接近2.5V供电电压，低电平为0；而GPIO_MD1和GPIO_MD2由于在FPGA上差分输出电阻的原因，相对来说，高低电平都不大理想。●所以基带中射频-基带侧控制引脚可以采用前8个pin。（3）电平标准2.5V（4）接口时序与RF控制时序一致（5）输出电流参考FPGA手册，有多档电流可配置，但共同可配置的最大电流为12mA三、基带中射频控制接口——接口板实现（1）实现框图如下：B_R接口板实现2.5V到3.3V LVTTL电平的转换和驱动能力的增强。（2）控制接口时钟我们的基带帧之间的间隔为53.125us（可能会调整）,每帧做一次AGC和APC。射频通道数为4。根据GBIT项目文档中基带中射频接口时序，完成一次AGC和APC调整需要18个字节。如果所有控制字节都在帧间隔内发送完，基带中射频控制接口时钟（S_CLK或者B_R_S_CLK）频率需要大于(18*8/53.125)MHz——2.71MHz这里我们选用的基带中射频控制接口时钟为7.84MHz（122.88MHz系统时钟的16分频）。备注：AGC和APC各8个字节，剩下的2个字节分别是AGC或APC调整前调整后一头一尾的两个字节长度的保护时间间隔。在AGC或APC控制字的8个字节里面，第一个字节为前导字节，紧随其后的是4路通道的AGC值，剩下的3个字节没有用到。（3）控制引脚在DE3上的位置DE3基带母板与B_R接口板的连接为9个引脚信号：7个控制信号和2个GND。9个引脚信号分别为GPIO0提供5个，GPIO1提供 4个。具体如下：GND --J14-12B_R_S_CLK --J14-8, 2.491v/0v B_R_TX_EN--J14-6, 2.491v/0v B_R_RX_EN --J14-5, 2.491v/0.012vB_R_S_EN_AFC --J13-39, 2.491v/0v GND--J13-12B_R_S_EN_APC --J13-8, 2.491v/0v B_R_S_EN_AGC --J13-4， 2.491v/0v B_R_S_DATA --J13-2， 2.491v/0v （4）供电为了不影响FPGA的供电，接口板采用从DE3单板外部的电源适配器空闲的3.3V pin上飞线取电源和电源地。四、基带中射频控制接口——接口板安装固定B_R接口板安装固定在基带机箱后面板（DB15接口）——中射频机箱（DB15接口）DB15安装位置距离基带板 GPIO 插槽距离目前还不是很确定，同时如果将DB15接口与接口板设计在一起——接口板面积、高度比较大可能会对机箱空间有一定需求。为可靠起见，接口板的安装固定——拟采用螺栓将接口板就近安装在机箱的安装孔位上，再通过特富龙