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PCI 总线布线的特殊要求 pci 总线的布线有什么特殊要求 我们可以从下面的几点来分析一下pci： 1 、首先，pci 系统是一个同步时序的体统，而且是common clock 方式进行的。 2、pci 的电平特点是依靠发射信号叠加达到预期的电平设计。 3 、pci 系统一般是多负载的情况，一个pci 的桥片最多按照p ci 的规范可以带6 个负载（好像一般系统也不会操作5 个）。 4、 pci 的拓扑结构可以是菊花链等多种拓扑结构，选择什么 样的拓扑结构需要根据系统的布局和仿真结果进行设计。 5、 另外pci 的ad 信号线是双向的，需要在布局和仿真的时 候关注pci 的slave 和master 之间的关系。 指导了上面的几个问题我们可以根据pci 规范以及pci 的仿真 结果大致得到下面的几个约束： 1 、pci 的各个时钟之间的skew 不要大于2ns 。 2 、pci 的flight time 不要超过10ns （自己拿一个系统计算就 知道为什么这样规定了），这个是针对33m pci 进行越是的， 这个延时只的信号从一个设备传输到另一个设计后，经过反射 回到最初的芯片的传输延时，包括，pcb 走线延时，和因为驱 动器buffer （包括拓扑）造成的信号畸变的延时。 3、 pci 的阻抗设计需要根据实际的系统进行仿真决定，pci 规范的推荐值在50－110ohm 之间。 4 、需要考虑一些特殊的信号走线的延时，比如req ＃。可以 查一下规范我记着应该有特殊的要求。 5 、pci 规范上面规定的2.5和 1.5的大小那是为了规范各个 不同的pci 厂家的规范进行的。如果你在系统的板上面进行设 计，只要计算的时序满足要求就可以了。 6 、如果存在pci 的桥片，这些桥片一般都会通过pll 或者dll 的时钟调节pci 设计的setup 和hold 时间，这些时钟的处理可 以根据实际的芯片进行调整，一般的要求是延时和pci clk 的 一样，记住这里的延时不仅仅是指pcb 走线的延时。 7 、如果你设计的是cpci 系统，终端电阻是需要考虑的。大 家如果有研究就会发现cpci 系统的槽间距是有要求的，好像 是0.8 ，为什么？从时序和pci 信号反射的角度考虑，而且需 要仿真决定stub 长度以及电阻的大小。 关于PCI 卡的PCB 布线规则 PCI 卡的布线比较讲究，这是PCI 信号的特点决定的。在常规 性的高频数字电路设计中我们总是力求 避免阻抗不匹配造成的信号反射、过冲、振铃、非单调性现象， 但是PCI 信号却恰恰是利用了信号的反射 原理来传输物理信号，为使能够合理利用信号反射同时又尽力 避免较大的过冲、振铃和非单调性等副作 用，PCI-SIG 在PCI 规范中对PCB 物理实现做了一些规定。 PCI-SIG 推荐PCI 卡使用四层PCB 板，PCI-SIG 规定的P CI 连接器的信号分布也正是为便于四层板布线而 优化定义的。PCI-SIG 对PCI 控制器的引脚分布也做了一个推 荐性的示意图，实际上AMCC 、PLX、OXFORD 等 PCI 控制器生产商也执行了这个推荐，在这个推荐的pin 分布 下，使用两层PCB 板实际上也是很方便布线的 ，但是如果PCI 卡系统硬件很复杂，需要多个电源分割层面 的情况下还是多层PCB 更好。 PCI 卡上任何一个PCI 信号仅能连接到一个负载（包括也 不能另外连接到一个上拉电阻）。除了CLK， RST ，INTA#~INTD# ，JTAG 这些pin 之外，所有pin 从金手 指与卡座的接触点算起到负载端不得大于1.5inch ；CLK 信号长度为2.5＋－0.1inch，这个长度有点长，所以许 多情况下需要绕弯走线以达到长度要求，这 就是为什么常常在PCI 卡上见到CLK 的蛇形走线的原因；对 其余几个pin 没有特殊规定。多层PCB 时信号走 线不要跨越不同的电源层面（至少，存在分割电源层面的那一 层应位于PCB 的另一面），这也就是为什么 常常见到PCI 卡上A 面金手指走上来的所有信号往往都打个 过孔走到B 面（元件面）的原因。 每个PCI 信号的特性阻抗为60～100 欧姆，负载电容不 得超过 10pf，IC 的IO Pad 应能够承受-3.5V 的下 冲和+7.1V 的信号过冲。对于AMCC 、PLX、OXFORD 等PC I 控制器生产商来说，他们的控制器IC 都满足这些规 定，用户不必考虑