微机原理第二章-第一讲探讨.pptVIP

2.1 8086微处理器 8086若数据要写入存储器，则微处理器将存储器地址输出到地址总线上，将要写入存储器的数据输出到数据总线上，并发出一个写命令（WR）给存储器。 2.1 8086微处理器 若数据从存储器读出，则微处理器将存储器地址输出到地址总线上，发出一个读存储器信号（RD），并通过数据总线接收数据。 2.1 8086微处理器 2.完整的总线操作 2.1 8086微处理器 2.1.3 地址锁存与总线驱动 8086的“复用总线”地址和数据分离→地址锁存器 引脚的扇出能力有限→必须对总线进行驱动 1. 地址锁存 在8086 中，分时复用的引脚包括AD15~AD0、A19/S6~A16/S3 和BHE/S7。使用三片74LS373锁存器来分离地址/数据总线（AD15~AD0）及地址/状态线（A19/S6~A16/S3） 图2-1-8 描述了8086 微处理器实现地址锁存所需的器件。 2.1 8086微处理器 2. 总线驱动 如果任一总线引脚上负载超过10个，则整个8086系统的总线必须经过驱动（或缓冲）。经过地址锁存的引脚已由74LS373锁存器驱动，这种锁存器用于驱动微处理器系统中的高容量总线。驱动后的总线输出电流增大，可以驱动更多的TTL负载；逻辑0输出提供最大32 mA漏电流；逻辑1输出提供最大5.2 mA 源电流。 图2-1-9描述了一个经过完全驱动的8086微处理器 2.1 8086微处理器 2.1.4时钟、就绪、等待发生器 8086的系统中，通常采用专用的8284A时钟发生器产生时钟（CLK）。 它除了产生时钟外，还具有复位（RESET）同步、就绪（READY）同步以及产生一个TTL 电平的外围设备时钟信号。 时钟输出引脚，为8086微处理器及系统中其他器件提供时钟信号。CLK引脚的输出信号是晶体或EFI输入频率的1/3，其占空比为33%，这是8086所要求的。 复位输出，与8086的RESET输入引脚相连。 复位输入，8284A的复位是低电平输入有效。该引脚常与一个RC网络相连，以提供上电复位。 输出引脚，与8086的READY引脚相连。 2.1 8086微处理器 F/C 和CSYNC 两个引脚接地用以选择内部振荡器的输出作为时钟源；15MHz的晶体让8284A产生标准5MHz的8086时钟信号（8086微处理器支持三种时钟：5、 8和10 MHz。）和2.5MHz外围设备时钟信号。 8284A 与8086 的连接 2.1 8086微处理器 3. 复位及同步 复位部分包括两项功能： 上电复位和手动复位。 上电复位由RC电路构成。由于电容两端电压不能突变，系统上电时，RC 电路为RES输入引脚提供了一个低电平（逻辑0）。经过一段短暂的充电过程，电容两端电压趋于5V，故RES输入变为逻辑1。 手动复位由一个自复位功能的按钮开关构成。手动按下按钮开关使之闭合，为RES输入引脚提供一个低电平；松开后开关断开，RES输入引脚变为高电平。 8086的复位要求，在系统上电后不到4个时钟周期内，RESET输入必须变为逻辑1，并保持高电平至少50us 时间。触发器保证了RESET 在4 个时钟周期内变为高电平，RC 时间常数（或开关闭合时间）保证了它保持高电平至少50 us时间。 2.1 8086微处理器 4. 就绪及同步 在计算机系统中，存储器和I/O的速度可能与微处理器的速度不匹配。READY信号使得微处理器为较慢的存储器和I/O器件产生等待状态。一个等待状态（TW）是一个额外的时钟周期，在T3和T4之间插入，以延长总线周期。若插入一个等待状态，则存储器存取时间由通常的460 ns，延长一个时钟周期（200 ns）至660 ns。 READY 输入在T2结束时被采样，如果有等待状态，则在TW中间被再次采样。若在T2结束时READY 是逻辑0，则在T3和T4之间插入TW，T4被延迟。READY在TW中间被再次采样，以确定下一状态是TW还是T4。在T2结束，当时钟由1跳变为0时测试READY是否为逻辑0；在TW中间，当时钟由0跳变为1时测试READY是否为逻辑1。 2.1 8086微处理器 2.1.5工作模式 1. 最小模式操作 2. 最大模式操作 2.1 8086微处理器 8288总线控制器— 在最大模式下，8086没有足够的引脚用于总线控制，因为一些新的引脚和特性代替了原来的某些引脚。 8288 总线控制器，以提供最大模式操作从8086中去掉的信号 2.1 8086微处理器 标志寄存器主要是用于记录指令操作后结果的状态