Quartus 2 9.0 使用教程(初级).docxVIP

Quartus 2 9.0 使用教程（初级）Quartus 2 是一种用Altera 的专业EDA工具，支持原理图输入，HDL硬件描述语言的输入等多种输入方式，相比大家也都学过数字电子技术基础（数电），实验课的时候用的就是这个工具，当时我们就是使用原理图输入的方式来进行数字系统的设计的，这是一种属于上世纪七八十年代的数字系统设计方式，现在我们学的就是硬件描述语言的输入方式，利用类似高级程序的设计方法来设计出数字系统。这是一种上世纪九十年代开始兴起并会在当前有巨大发展，更加是未来半个世纪内会成为数字系统设计最重要的设计方式，接下来我们需要对这种智能的EDA工具进行初步的学习。使大家以后的数字系统设计更加容易上手。菜单栏快捷工具栏第一步：打开软件信息栏编译及综合的进度栏快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。编译及综合的进度栏：编译和综合的时候该窗口可以显示进度，当显示100%是表示编译或者综合通过。信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。所建工程的保存路径第二步：新建工程（filenew Project Wizard）1,工程名称：如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。顶层模块名，一般与工程名称相同，在文件输入时，顶层模块必须和该名字相同工程名称2，添加已有文件（没有已有文件的直接跳过next）3，选择芯片型号选择芯片快速搜索所需的芯片所选的芯片的系列型号4，选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None）选择时序分析仪选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none选择第三方综合工具，如果使用Quartus内部综合工具则选择none5，工程建立完成（点finish）工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。第三步：添加文件（filenewverilog file(或者VHDL)），新建完成之后要先保存。选择设计文件格式既选择输入形式第四步：编写程序该实验以简单的软件使用为案例，该例子实现一个与门和或门的逻辑功能，代码如下：module test (input a,b, //定义输入output out1,out2 //定义输出);assign out1=ab; //out1为a与b 的与assign out2=a|b; // out2为a与b的或endmodule然后按保存；第五步：检查语法（点击工具栏的这个按钮（start Analysis synthesis））语法检查成功，没有error级别以上的错误该窗口显示了语法检查后的详细信息，包括所使用的io口资源的多少等内容，相应的英文名大家可以自己查阅点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner））顶层某块的输入输出口与物理的芯片端口想对应各个端口的输入输出类型双击location 为您的输入输出配置引脚，然后关闭窗口。将未使用管脚设置为高阻态（点击工具栏的（setting）左边选项的Devide然后点击按钮Devide and Pin Options unused pin下拉As input tri-stated选择为使用端口选项卡点击该按钮可以弹出下图设置未使用端口的输入高阻态设置为输入高阻态第七步：整体编译（工具栏的按钮（start Complilation））该窗口打印出综合后代码的资源使用情况既芯片型号等等信息。第八步：功能仿真（直接利用quratus进行功能仿真）将仿真类型设置为功能仿真（settingSimulator Settings下拉Function）Functional表示功能仿真，既不包括时序信息，timinng表示时序仿真。加入线及寄存器的延时信息建立一个波形文件：（newVector Waveform File）添加波形文件作为信号输出文件，以便观察信号的输出情况然后导入引脚（双击Name 下面空白区域Node Finderlist点击）：点击产生端口列表点击竟如下图添加信号波形引脚双击弹出右边的对话框接下来是设置激励信号（单击选择TimingMultiplied by 1）我们自定义的输入信号设置输入信号周期设置仿真的开始及结束时间设置b信号源的时候类同设置a信号源，最后一步改为Multiplied by 2然后要先生成仿真需要的网表（工具栏processingGenerate Functional Simulation Netlist）接下来开始仿真（点击工具栏开始仿真，仿真前