微处理器第五章存储器.ppt

* * / 32 部分译码方式 最高段地址不参与译码，将会因此存在地址重叠，且模块地址不连续。 */42 * * 线译码方式 A19 ~ A13 A12 ~ A0 地址空间(范围) ① XXXXXX0 1111111111111~0000000000000 ？ ② XXXXX1X 1111111111111~0000000000000 ？ ③ XXXX0XX 1111111111111~0000000000000 ？ …… ⑦ 1XXXXXX 1111111111111~0000000000000 ？ 需较多选择线，且同样存在地址重叠，且模块地址不连续。 思考：试写出各芯片占用的地址空间。 * /54 * * / 32 三种译码方式的比较 全译码 系统所有地址线全部都应该参与译码： 低段地址线应直接接在模块上，寻址模块内单元； 中段地址线译码后产生片选信号区分不同模块； 高段地址线可用作片选信号有效的使能控制； 部分译码 高段地址信号不参与译码，会造成地址空间的重叠及不连续。 线译码 电路结构简单，但系统必须保证参与片选的地址线不能同时为有效电平； 同部分译码法一样，因为有地址信号不参与译码，也存在地址重叠及不连续的问题； * 设计一个地址译码电路，要求每个模块内占用地址数为4，模块地址在1000H~13DFH范围内可选 A15 ~ A10 A9 ~ A2 A1 ~ A0 模块地址空间 00010011~00 1000H~1003H1004H~1007H …… ……13DCH ~13DFH */42 * * /54 * * / 32 总线上数据与地址线分离时的时序示例 DB0～n 地址输出 数据有效 数据 采样 R/W AB0～N DB0～n AB0～N A0～N CS R/ W R/ W 存储器 总线 D0～n * * / 32 总线上数据与地址线复用时的时序示例 ALE 地址 锁存 地址 锁存 地址 输出 数据 有效 地址 输出 数据 有效 AD0～n 数据 采样 数据 采样 R/W 总线 AD0～n ALE R/W D0～n A0～n R/W 存储器 Di Qi G 地址锁存器 * * / 32 存储器芯片I/O控制逻辑图 * * / 32 总线隔离技术 * * / 32 存储容量单位 1 kilobyte KB = 1000 (103) Byte 1 megabyte MB = 1 000 000 (106) Byte 1 gigabyte GB = 1 000 000 000 (109) Byte 1 terabyte TB = 1 000 000 000 000 (1012) Byte 1 petabyte PB = 1 000 000 000 000 000 (1015) Byte 1 exabyte EB = 1 000 000 000 000 000 000 (1018) Byte 1 zettabyte ZB = 1 000 000 000 000 000 000 000 (1021) Byte 1 yottabyte YB = 1 000 000 000 000 000 000 000 000 (1024) Byte 1 nonabyte NB = 1 000 000 000 000 000 000 000 000 000 (1027) Byte 1 doggabyte DB = 1 000 000 000 000 000 000 000 000 000 000 (1030) Byte  23.32=10 210 220 230 …… * * / 32 存储器分层结构 设计目标 整个存储系统速度接近M1而价格和容量接近Mn 二. 操作策略 映像规则：用于确定一个新的块（页）被调入本级存储器时应放在什么位置上。 查找规则：用于确定需要的块（页）是否存在本级存储器中以及如何查找。 替换规则：用于确定本级存储器不命中且已满时应替换哪一块（页）。 更新规则：用于确定写数据时应进行的操作。 * * / 32 存储器分级图 * * / 32 现代计算机的四级存储结构： 寄存器 ＋ Cache ＋ 主存 ＋ 辅存 CPU内部高速电子线路(如触发器) 一级：在CPU内部 二级：在CPU外部 一般为静态随机存储器SRAM。 一般为半导体存储器，也称为短期存储器；解决读写速度问题； 包括磁盘（中期存储器）、磁带、光盘（长期存储）等； 解决存储容量问题； 其中：cache-主存结构解决高速度与低成本的矛盾； 主存-辅存结